欠陥の少ない強誘電体とシリコンの界面の構成方法とこれを用いたメモリデバイスの研究

1994 Fiscal Year Annual Research Report

• Project/Area Number: 06452235
• Research Category: Grant-in-Aid for General Scientific Research (B)
• Research Institution: Waseda University
• Principal Investigator: 垂井 康夫 早稲田大学, 大学院・理工学研究科, 教授 (10143629)
• Co-Investigator(Kenkyū-buntansha): 黒岩 紘一 東京農工大学, 工学部, 教授 (20170102)
• Keywords: 強誘電体 / メモリ / チタン酸鉛 / セリア / デジタルCVD / ヘテロエピタキシ- / スケーリング則 / C-V特性

Research Abstract

デバイス微細化のスケーリング則にのる強誘電体メモリとして、強誘電体をゲートとして強誘電体の分極によって半導体の表面電荷を制御するデバイスの開発を進めている。このデバイスを実現するためには(1)強誘電体と半導体の界面において電荷注入を防ぐこと。(2)界面において材料の混合を防ぐこと。(3)界面における界面準位やトラップが少ないこと。(4)強誘電体の分極ベクトルがシリコン表面に大きい角度で交わること。が必要と考えられる。これらの条件を充たすために、最初の試みとして、半導体と強誘電体の間にバッファー材料を入れ、材料の混合を防ぐと共に、シリコンの結晶性を強誘電体に伝えてヘテロエピタキシャルに近くなるような絶縁物材料を挿入することとした。このため格子常数などを検討の上、バッファー材料としてCeO_2を、強誘電体としてPTO(PbTiO_3)を用いることとした。CeO_2はn形Si(100)単結晶上にUHVシステムを用いて900℃において電子ビーム蒸着し、PTOは有機原料を用いて、原料を逐次導入するデジタルCVDによって550℃において析出した。これらの膜の上にAlを蒸着して作ったMOSダイオードのC〜V特性はAl/PTO/CeO_2/Si(100)の場合ヒステリシスはなく、その傾きから求めた界面準位は10^<11>/cm^2eV程度であった。Al/CeO_2/Si(100)の場合は±4Vの電圧走査において2.3V程度のヒステリシスウィンド-を示した。このヒステリシスウィンド-の中心点付近でのキャパシタンスの時間変化を測定することによって、メモリのリテンション時間の推定を行った結果、約20.000秒という結果を得た。これらの結果から、強誘電体の分極によるシリコン表面電荷の制御が行われ、CeO_2バッファーを用いたこの構造製作の可能性が示されたものと考えている。
これらの結果はInt.Electron Device MeetingのPlenary Sessionの招待講演となり1994年12月にサンフランシスコで発表された。

Research Products

• [Publications] T.Hirai: "Formation of Metal/Ferroelectric/Insulator/Semiconductor Structure with a CeO_2 Buffer Layer" Jpn.J.Appl.Phys.33. 5219-5222 (1994)
• [Publications] Y.Shichi: "Interaction of PbTiO_3 Films with Si Substrate" Jpn.J.Appl.Phys.33. 5172-5277 (1994)
• [Publications] 垂井,康夫: "強誘電体メモリの開発動向と将来" 電子情報通信学会誌. 77. 976-979 (1994)