LSI設計CAD評価用総合ベンチマークセットの開発

1995 Fiscal Year Annual Research Report

• Project/Area Number: 06558041
• Research Institution: KYOTO UNIVERSITY
• Principal Investigator: 小野寺 秀俊 京都大学, 工学研究科, 助教授 (80160927)
• Co-Investigator(Kenkyū-buntansha): 神原 弘之 京都高度技術研究所, 研究員 ; 小林 和淑 京都大学, 工学研究科, 助手 (70252476) ; MOSHNYAGA Va 京都大学, 工学研究科, 講師 (40243050) ; 安浦 寛人 九州大学, 総合理工学研究科, 教授 (80135540) ; 田丸 啓吉 京都大学, 工学研究科, 教授 (10127102)
• Keywords: 標準ライブラリ / シンボリックレイアウト / LSIのCAD / 総合ベンチマークセット / LSI設計 / スタンダードセル / ゲートアレー / ASIC

Research Abstract

昨年度に引き続き、標準ライブラリの設計を進めて開発を完了し、試作を含めた評価を行なった。総合ベンチマークセットの例として、教育用8ビットマイクロプロセッサKUE-CHIP2のVHDL記述を作成した。これらのデータは、次世代CADの標準ベンチマークとして、研究代表者が管理する情報処理学会設計自動化研究会のFTPサーバにて全世界に公開する計画である。
1.標準ライブラリの開発と特性評価
総合ベンチマークセットを記述するためのライブラリとして、また、教育研究用に自由に利用可能なライブラリとして、CMOSスタンダードセルライブラリ(標準ライブラリ)を開発した。標準ライブラリは、特定のプロセスに依存したライブラリではない。製造プロセスの情報を表現した幾つかのパラメータより、その製造プロセスに対応したライブラリを自動生成する機構である。実際の製造プロセスデータを用いて、生成レイアウトの品質や、遅延特性の精度を評価した。また、標準ライブラリの実用性や動作特性を確認するために、実際にテストチップを設計し、試作した。
2.総合ベンチマークセットの作成
各種設計資料が公開されており、ベンチマークデータの作成対象として適しているKUE-CHIP2を取り上げ、そのVHDL記述を作成した。KUE-CHIP2は、そのUDL/I記述と共に機能テスト用のシミュレーションパタンが公開されている。このテストパタンにより記述の正当性を確認した。
3.総合ベンチマークセットの評価
試作した総合ベンチマークセットから、実際の論理合成CADや自動レイアウトCADなどのベンチマークデータ作成が可能か検証した。今回は、論理合成にSynopsys社のデザインコンパイラー、自動レイアウトにパリ第5大学のAllianceを用いて評価した。

Research Products

• [Publications] H.Onodera: "Model-Adaptable MOSFET Parameter Extraction System" IEICE Trans. Fundamentals. E78-A. 569-572 (1995)
• [Publications] 小野寺秀俊: "中間モデルを用いたモデル依存性の小さいMOSFETパラメータ抽出手法" 電子情報通信学会論文誌A. J78-A. 1133-1141 (1995)
• [Publications] H.Onodera: "Estimation of Short Circuit Power Dissipation for Static CMOS Gates" IEICE Trans. Fundamentals. E79-A. (1996)
• [Publications] H.Onodera: "Estimation of Short-Circuit Power Dissipation and Its Influence on Propagation Delay for Static CMOS Gates" Proc. IEEE ISCAS 発表予定. (1996)