回路特性制約を考慮したアナログ回路の素子値/レイアウト同時設計法の研究

1994 Fiscal Year Annual Research Report

• Project/Area Number: 06680317
• Research Institution: Kyoto University
• Principal Investigator: 小野寺 秀俊 京都大学, 工学部, 助教授 (80160927)
• Co-Investigator(Kenkyū-buntansha): 小林 和淑 京都大学, 工学部, 助手 (70252476) ; MOSHNYAGA Va 京都大学, 工学部, 講師 (40243050) ; 田丸 啓吉 京都大学, 工学部, 教授 (10127102)
• Keywords: アナログ回路 / アナログレイアウト / 最適化 / レイアウト設計 / 回路設計 / アナログCAD / アナログHDL

Research Abstract

本年度は、素子値/レイアウト同時設計の基幹要素技術であるレイアウトの表現法、回路特性制約の考慮法、素子値の最適決定法について検討した。
1.素子値の変更に対応できるレイウアトの表現法の研究
レイアウト要素の形状が変更可能な状態でレイアウトを表現するため、「素子」や「配線」といった回路情報と対応の取れた状態でシンボリックにレイアウトを表現する方法について検討した。素子や配線の位置情報は、座標値ではなく周囲のレイアウト要素との相対位置関係を記述することにより表現する。本手法により、素子値が変化して素子形状が変わっても、素子や配線間の位置関係を保ちながら、素子値変化に対応したレイアウトに修正することが可能になった。
2.回路特性制約を考慮したレイアウト要素の位置決め法の研究
上記表現で記述されたレイアウト要素間の相対位置関係と回路特性の制約を考慮して各要素の座標値を定める方法について研究した。配置位置の決定は、回路特性制約から必要十分なレイアウト制約の導出、レイアウト制約に基づく仮位置決め、回路特性の評価とそれに基づく素子値の修正、という手順の繰り返しにより行なう。レイアウト制約の導出を、設計余裕度の各制約への割り振り問題として捉え、数理計画法を用いた最適配分法の検討を進めている。
3.回路特性制約と設計結果の記述法の研究
回路特性の表現として、現在標準化が進められているVHDLのアナログ拡張版の適用可能性について検討した。
4.レイアウト設計過程における素子値の最適化手法の検討
素子値/レイアウト同時設計過程における素子値の決定問題を、設計余裕度やレイアウト面積を目的関数とし、回路特性仕様を制約条件とする非線形最適化問題として定式化し、数値的最適化手法により素子値を求める方法の検討を進めた。数値的最適化のアルゴリズムのみならず、設計者の意図を反映させやすい最適化問題への定式化手法について検討した。

Research Products

• [Publications] H.Onodera: "Compaction with Shape Optimization" Proc.IEEE CICC. 545-548 (1994)
• [Publications] H.Onodera: "Compaction with Shape Optimization and its Application to Layout Recycling" IEICE Trans.Fundamentals. E78-A. 169-176 (1995)