1994 Fiscal Year Annual Research Report
構成要素の詳細情報に基づく大規模集積回路の高位合成に関する研究
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06780255
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| Research Institution | Kyoto University |
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Principal Investigator |
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| Keywords | 高位合成 / 集積回路 / タイミング駆動型配置 / 配線遅延 / スケジューリング / サブミクロン / ライブラリマッピング |
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| Research Abstract |
平成6年度の計画は概ね予定通りに行なわれた.
本研究では,まず,高位合成に適した遅延のモデル化を行なった.また,配線遅延を考慮した回路構造生成アルゴリズム,それに適した配線手法の開発を行なった.高位合成時に,配線遅延を考慮した,新しいスケジューリング法の開発も行なった.
本研究の成果を以下にまとめる.
1.配線遅延と回路モジュール内部の遅延のモデル化 高位の抽象的なレベルでの設計時に,LSIの構造からタイミングの評価を行なうために配線遅延を考慮した新しいタイミングモデルと評価のアルゴリズムの開発を行なった。回路シミュレーションおよび論理検証によってモデルのパラメータを決定した。
2.回路構造生成アルゴリズムの開発 ここでは,微細LSIの高位合成における新しい配置駆動型ライブラリへのマッピング(ライブラリ中からモジュール選択)のアルゴリズムを開発した。そのアルゴリズムは、回路の最も多くデータ通過経路(クリティカルパス)上の遅延が最小になるように配置と同時に、ライブラリ中からモジュール選択を行なう。また、メモリの量を最小化するために、回路におけるデータ移動を表すデータフローグラフの最適技術を提案した。
3.新しい配線最適化技術の開発 回路性能をパラメータにして構造的に,何度も繰り返して配置を最適化する(タイミング駆動型モジュール配置)手法を提案した。既存の手法が配置の面積を最小化しているのに対して,我々の手法は配線遅延を最小になるように、配置を行なう。
4.新しいスケジューリングアルゴリズムの開発 微細LSIのデータ転送時間が最小化するための分割バスアーキテクチャを提案した。このアーキテクチャにあけるスケジューリングアルゴリズムを開発した。本手法では演算素子相互のデータ転送に要する計算機とバスの制約、遅延も取り扱う。色々なスケジューリングの評価を行なった。
5.上記の手法の具体化,実験的評価 回路モデルと,アルゴリズムを一つのCADプログラムとして実現した.これを実際のLSIの設計に適用し,既存のツールとの比較を行なって,本手法の有効性を実証した
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[Publications] V.G.Moshnyaga: "Register-Transfer Module Selection for Sub-Micron ASIC Design" IEICE Transactions on Information and Systems. Vol.E78-D,No.3. (1995)
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[Publications] V.G.Moshnyaga: "A Control-Flow Optimization Technique for High-Level Memory Management" Proc.2-nd Asia Pacific Conference on Hardware Description Languages(APCHDL´94). 251-254 (1994)
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[Publications] V.G.Moshnyaga: "Timing Analysis in Register-Transfer Synthesis of Sub-Micron Circuits" Proc.DA symposium´94. 9-12 (1994)
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[Publications] S.Furusawa,V.G.Moshnyaga: "Incorporating Wiring Delays in Register-Transfer Timing Analysis" Proc.IEICE Fall Conference. 66-67 (1994)
