超高速非同期式マイクロプロセッサの実現と評価に関する試験的研究

1996 Fiscal Year Annual Research Report

• Project/Area Number: 07558036
• Research Institution: The University of Tokyo
• Principal Investigator: 南谷 崇 東京大学, 先端科学技術研究センター, 教授 (80143684)
• Co-Investigator(Kenkyū-buntansha): 福間 雅夫 日本電気(株), マイクロエレクトロニクス研究所, システムULSI研究 ; 籠谷 裕人 岡山大学, 工学部, 助手 (50271060) ; 上野 洋一郎 東京工業大学, 大学院・情報理工学研究科, 助手 (70262285) ; 米田 友洋 東京工業大学, 大学院・情報理工学研究科, 助教授 (30182851) ; 藤原 英二 東京工業大学, 大学院・情報理工学研究科, 教授 (20211526)
• Keywords: 非同期式プロセッサ / 非同期式回路 / 非同期式VLSIシステム / VLSIシステム設計 / 非同期式論理合成 / 非同期式回路テスト

Research Abstract

実用レベルの機能と規模を持つ32ビット非同期式マイクロプロセッサの設計・試作を行った。以下に、その要点を述べる。
1)既存RISCアーキテクチャの採用:同期式との性能比較の容易性、実用レベルの標準性、構成の簡明性を考慮して、MIPS社の32ビットRISCマイクロプロセッサR2000に準ずるアーキテクチャを採用した。
2)比例変動遅延モデル(Scalable Delay Model)の提案:使用するデバイス技術、論理設計方式、レイアウト/実装特性、稼働環境等を検討し、論理設計の前提として、大域的には「配線・素子の遅延上限値は未知」とするDI(Delay-Insensitive)モデル、また、局所的には「任意の2要素の遅延変動率の比の上限は既知」とする比例変動遅延モデル(Scalable Delay Model)を採用した。
3)データ転送符号化方式:クロックを使わずにレジスタ間データ転送を高速に行うために、データ転送は基本的に「1ビットに対して2本の信号線を用い、稼働相と休止相を交番させる」2線2相方式とした。一方、チップ外部(同期式)とのインタフェースおよびキャッシュ用RAMは「任意ビット数のデータ線に対して1本の時間信号線を付加する」束データ方式とした。
4)非同期式パイプライン:R2000と同様の5段パイプライン構成を、WRITEとREADの並行動作が可能な非同期式ラッチと事象駆動原理に基づく自律制御方式で実現した。
5)非同期式基本モジュール:データパス及び制御回路における非同期基本モジュール(C素子、ア-ビタ、2線式全加算器等)のマクロをトランジスタレベルで開発した。
6)性能指向レイアウト方式:平均信号伝播距離を最小化するレイアウト方式を開発し、比例変動遅延モデルの正当性を保証するフロア・プラニング及びレイアウト設計を行なった。
7)チップ試作:0.5um-CMOS技術を用いたスタンダードセル+独自マクロ方式で試作した。
8)チップ評価システム:試作チップの速度性能、タイミング信頼性、電力消費の総合的評価を行なうための評価用ボードおよびソフトウェアを開発した。

Research Products

• [Publications] Elias P.DUARTE Jr.: "An SNMP-based Implementation of the Adaptive Distributed System-level Diagnosis Algorithm for LAN Fault Management" IEEE/IFIP 1996 Network Operations and Management Symp.(NOMS'96). 530-539 (1996)
• [Publications] Takashi NANYA: "Pulse-Driven Delay-Insensitive Circuits using Single-Flux-Quantum Devices" Proc.1996 IEEE Int.Conf.on Computer Design. 419-424 (1996)
• [Publications] Elias P.DUARTE Jr.: "Hierarchical adaptive distributed system-level diagnosis applied for SNMP-based network fault management" Proc.15th Int.Symp.on Reliable Distributed Systems. 98-107 (1996)
• [Publications] ア-ティット トンタック: "非同期式論理回路の縮退故障テスト" 電子情報通信学会論文誌. J80-D-I・2. 1-9 (1997)
• [Publications] Sung-Bum PARK: "Synthesis of asynchronous circuits from signal transition graph specifications" IEICE Tranc.on Information and Systems. E80-D-I・3. (1997)
• [Publications] B.Ravi KISHORE: "On concurrent error detection of asynchronous circuits using mixed-signal approach" IEICE Tranc.on Information and Systems. E80-D-I・3. (1997)
• [Publications] 高村 明裕: "非同期式プロセッサTITAC-IIの論理設計における高速化手法" 電子情報通信学会論文誌. J80-D-I・3. (1997)
• [Publications] 米田 友洋: "プロセス代数に基づく非同期式論理回路の検証" 電子情報通信学会論文誌. J80-D-I・3. (1997)
• [Publications] Elias P.DUARTE Jr.: "Non-Broadcast Network Fault-Monitoring Based on System-Level Diagnosis" Int.Symp.on Integrated Network Management. (1997)
• [Publications] 安江 一仁: "マイクロ操作の分解による非同期式プロセッサの高速化について" 電子情報通信学会技術研究報告. CPSY96-3. 17-24 (1996)
• [Publications] 高村 明博: "非同期式マイクロプロセッサTITAC-IIのアーキテクチャ" 電子情報通信学会技術研究報告. CPSY96-4. 25-32 (1996)
• [Publications] 今井 雅: "非同期式乗算器の設計と試作" 電子情報通信学会技術研究報告. CPSY96-5. 33-40 (1996)
• [Publications] 高村 明裕: "非同期式プロセッサTITAC-2の性能評価" 情報処理学会第54回全国大会. (1997)
• [Publications] 桑子 雅史: "非同期式プロセッサTITAC-2の同期インターフェス" 情報処理学会第54回全国大会. (1997)
• [Publications] 小沢 基一: "非同期式パイプラインの動作解析" 情報処理学会第54回全国大会. (1997)
• [Publications] 石川 誠: "非同期式プロセッサTITAC-2のキャッシュ構成" 情報処理学会第54回全国大会. (1997)
• [Publications] 藤井 太郎: "非同期式プロセッサTITAC-2のALU構成" 情報処理学会第54回全国大会. (1997)
• [Publications] 今井 雅: "レイアウトデータに基づく非同期式加算回路の性能比較" 情報処理学会第54回全国大会. (1997)
• [Publications] 深作 泉: "非同期式プロセッサTITAC-2の検証とテスト" 情報処理学会第54回全国大会. (1997)
• [Publications] 亀田 義男: "非同期式パルス駆動論理によるALUの設計" 情報処理学会第54回全国大会. (1997)
• [Publications] Metehan OZCAN: "Performance Comparison of Synchronous and Asynchronous VLSI Systems" 情報処理学会第54回全国大会. (1997)
• [Publications] Rafael K.MORIZAWA: "依存性グラフから非同期式パイプライン回路を生成する一方法" 情報処理学会第54回全国大会. (1997)
• [Publications] Mohit SAHNI: "A synthesis algorithm for asynchronous circuits from STG specifications" 情報処理学会第54回全国大会. (1997)