1995 Fiscal Year Annual Research Report
多層VLSIのための高性能自動配線システムに関する研究
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07650446
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| Research Institution | Chuo University |
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Principal Investigator |
築山 修治 中央大学, 理工学部, 教授 (90142314)
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| Keywords | 多層配線手法 / 遅延最小化配線 / Elmore遅延モデル / トップダウン型配線 / 並列配線手法 |
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| Research Abstract |
1.配線アルゴリズム:ディープサブミクロン時代を迎え,単位長さ当りの配線抵抗が増している為,従来の配線手法では必ずしも遅延を最小化することができなかった.そこで,より正確に遅延を最小化するトップダウン型遅延最小化配線手法を提案した(研究発表の1番目).この手法は,ネットの各シンクへの遅延の重要度が重みとして与えられた時,ソースから各シンクへのElmoreの遅延の重み付き総和を最小化するような配線木を与えるもので,従来の配線形状であり消費電力も小さくなるSteiner配線木から初めて,その形状を逐次修正しながら,ソースから全シンクへの経路をトップダウン的に求めていくものである.提案手法は,シンクの個数が20のネットに関して,従来の手法の中での最良のものであるSERT-C手法より,総配線遅延が2.4%程度良い解を見出すという結果が得られており,有効な手法と期待できる.
配線分割:領域分割を用いた分散処理を用いて詳細配線設計を行うとき,分割された小領域間の配線経路の整合性をとるために,小領域の境界上に仮想端子と呼ぶ端子を生成する必要がある.その際,境界の両側の小領域の情報を考慮して仮想端子の位置を適切に決定してやれば,2つの小領域の詳細配線が共に容易になり,また,全小領域の配線を同時に並列処理することができるため,詳細配線設計のさらなる効率化も期待できる.このような仮想端子位置決定問題を,配線折れ曲がり数と小領域内の配線禁止領域などの配置を考慮したコスト関数を最小化する最適割り当て問題として定式化し,この定式化が適切か否かを幾つかの計算機実験によって検証した.実際の回路5例に対する実験結果によると,致命的な定式化の誤りではないが,2例において導入したコストが有効に働かないことが判明した.これは,小領域内の混雑度や仮想端子が集中する傾向にある点などが関係していることが分かったので,現在これを改良中である.
配線システム:構築した多層VLSI用高性能自動配線システムは,小さな修正によりMCMの配線にも適用可能であるため,MCM用ベンチマークデータにも適用し,その有効性を検証してみた.その結果,従来の最良の手法より良い解を与えるという結果を得ている(研究発表の2番目)
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Research Products
(2 results)
