VLSI内部トランジスタレベル故障のCADレイアウトからの階層的自動故障追跡法

1996 Fiscal Year Annual Research Report

• Project/Area Number: 08455164
• Research Category: Grant-in-Aid for Scientific Research (B)
• Research Institution: Osaka University
• Principal Investigator: 藤岡 弘 大阪大学, 工学部, 教授 (40029228)
• Co-Investigator(Kenkyū-buntansha): 三浦 克介 大阪大学, 工学部, 助手 (30263221) ; 中前 幸治 大阪大学, 工学部, 助教授 (40155809)
• Keywords: EBテスター / VLSI / トランジスタレベル故障 / CADレイアウト / 階層的自動故障追跡法

Research Abstract

CADレイアウトデータのみを利用した効率的な故障追跡を実現するために、まず、世界中で広く用いられているGDSII形式のCADレイアウトデータを読み込み、CADレイアウトの階層構造の解析を行った。これにより基本セル、ブロックセル、モジュールレベルの階層分けが可能となる。つぎに、CADレイアウトの上位階層で用いる、回路ブロック、回路モジュールの機能に依存しない入出力端子機能抽出による階層的故障追跡法を検討し、双方向バスが存在しても故障追跡が可能な追跡アルゴリズムを提案した。双方向バスの入出力判定には、電子ビームテスター測定結果を利用している。これにより回路機能に係わらず一貫した手法で階層的に故障を追跡できる。さらに、下位階層で用いる、回路機能認識に基づくレイアウト辞書を用いた階層的故障追跡法を提案した。これは、基本セルおよびブロックセルに関するレイアウト辞書を作成し、この辞書を用いて回路機能に応じて効率的に故障追跡する方法である。レイアウト辞書には、レイアウトのみならず、その回路の機能、入出力配線位置、さらに入力の中の制御入力配線位置等が納められている。階層的故障追跡法では、どのレベルで故障を追跡するかを決定することが重要である。レイアウト辞書を利用すれば、セルを構成しているサブセルの数等を知ることができ、これにより故障追跡の階層レベルを自動的に決定することができ、効率的な階層的故障追跡が可能となる。

Research Products

• [Publications] K.Miura: "Hierarchical Fault Tracing for VLSIs with Bi-Directional Busses from CAD Layout Data in the CAD-Linked EB Test System" IEICE Trans.Electron.
• [Publications] K.Miura: "Hierarchical VLSI Fault Tracing by Successive Circuit Extraction from CAD Layout Data in the CAD-Linked EB Test System," Journal of Electronic Testing.