3次元集積型実共有メモリを用いた超高速並列処理システムの試作

1996 Fiscal Year Annual Research Report

• Project/Area Number: 08505003
• Research Category: Grant-in-Aid for Scientific Research (A)
• Section: 試験
• Research Institution: Tohoku University
• Principal Investigator: 小柳 光正 東北大学, 工学部, 教授 (60205531)
• Co-Investigator(Kenkyū-buntansha): 塚本 頴彦 三菱重工, 広島研究所, 次長(研究職) ; 宮川 宣明 富士ゼロックス, 電子技術研究所, 主幹研究員 ; 羽根 一博 東北大学, 工学部, 教授 (50164893) ; 江刺 正喜 東北大学, 工学部, 教授 (20108468) ; 中村 維男 東北大学, 大学院・情報科学研究科, 教授 (80005454)
• Keywords: 3次元積層技術 / 3次元集積型実共有メモリ / 超高速並列処理システム / バスボトルネック / 並列モンテカルロ解析 / デバイスシミュレーション / 極微細半導体素子 / 大規模集積回路

Research Abstract

3次元集積型実共有メモリと光インターコネクションを用いたモンテカルロ解析専用の新しい並列処理システムを開発することを目的として以下のような基本技術を確立した。
これまで開発していた極微細素子動作解析のためのモンテカルロ解析プログラムを基に、新しい並列処理システム用の並列モンテカルロ解析プログラムを開発した。試作技術に関しては、多層実装アライナーを用いてシリコンウェーハを±1μmの精度で位置合わせを行った後、積層化する技術の基礎検討を行った。多層構造をもつ3次元集積型実共有メモリの層間埋め込み配線を形成するための深溝(2μm径、深さ20〜30μm)を形成する技術と、上下の埋め込み配線同士を接続するためのメタル・マイクロバンプ技術についての基礎検討を行った。光インターコネクションとそれを用いた多層実装技術の基礎検討を行った。3次元集積型実共有メモリと光インターコネクションを用いた多層実装技術及び専用プロセッサ・チップ設計に必要な基本回路性能評価用のテストチップを設計・試作した。

Research Products

• [Publications] K.Hirano, M.Koyanagi他: "A New Three-Dimensional Multiport Memory for Shared Memory in High Performance Parallel Processor System" Extended Abstracts of the 1996 International Conference on Solid State Devices and Materials. 824-826 (1996)
• [Publications] M.Koyanagi: "Optical Interconnection Using Polyimide Waveguide for Multi-Chip Module in Opto-electronic Interconnects and Packaging" SPIE- The International Society for Optical Engineering. CR62. 329-342 (1996)
• [Publications] K.-H.Yu, M.Koyanagi他: "Development of Real-Time Microvision System Based on Three-Dimensional LSI Technology" Journal of Intelligent Material Systems and Structures. 7-3. 342-345 (1996)
• [Publications] Y.Noguchi, M.Koyanagi他: "Polymide Optical Waveguide with Multi-Fan-Out for Multi-Chip Module Application" Extended Abstracts of the 1996 International Conference on Solid State Devices and Materials. 646-648 (1996)
• [Publications] T.Shimatani, M.Koyanagi他: "New Electrically - Thinned Intrinsic - Channel SOI MOSFET with 0.01 um Channel Length" Extended Abstracts of the 1996 International Conference on Solid State Devices and Materials. 494-496 (1996)
• [Publications] S.Pidin and M.Koyanagi: "Two-Dimensional Analytical Subthreshold Model and Optimal Scaling of Fully-Depleted SOI MOSFET Down to 0.1 um Channel Length" Extended Abstracts of the 1996 International Conference on Solid State Devices and Materials. 308-310 (1996)
• [Publications] 小柳光正: "半導体プロセスにおけるチャージング・ダメ-ジ-「4.1 電気ストレスによるトランジスタ特性の劣化」" リアライズ社, 251-272 (1996)
• [Publications] 小柳光正: "新版情報処理ハンドブック-「5.1 デバイス技術」、「5.5 将来技術」" 情報処理学会偏, 1-3, 19-24 (1996)