冗長化手法による超高集積ロボット制御プロセッサの構成法

1997 Fiscal Year Annual Research Report

• Project/Area Number: 08650505
• Research Institution: HACHINOHE INSTITUTE OF TECHNOLOGY05AA : 08650505
• Principal Investigator: 苫米地 宣裕 八戸工業大学, 工学部, 教授 (70048180)
• Co-Investigator(Kenkyū-buntansha): 藤岡 与周 八戸工業大学, 工学部, 講師 (70275527)
• Keywords: 冗長 / 超高集積 / ロボット / 制御 / プロセッサ / 構成法

Research Abstract

1 冗長化VLSIの歩留改善効果の解析
冗長化VLSIを2次元にサブシステム分割するという方法を提案し、この方法によれば、通常の1次元分割に比較して、歩留りが向上することを明らかにした。研究成果を、電子情報通信学会論文誌に投稿し、平成9年8月号に掲載された。
2 冗長化を行う前のロボット制御プロセッサの設計
これまで、ロボット制御プロセッサの一つのエレメント(PE)を一つのVLSIチップに集積すると想定してきた。今回、PE 数十〜100個を1枚のウエーハに集積する高集積プロセッサの構成法を検討した。そして、多数のPEをむだなく稼動させるため、PE間のデータ伝送を多重バスで行うこととし、各バスを動的に分割使用することを特長とするバスの効率的な構成法を提案した。
3 ロボット制御プロセッサの冗長化設計
上記高集積プロセッサにおいては、製造欠陥の増加による歩留り低下が最大の問題となる。この間題に対して、本プロセッサの再構成可能並列アーキテクチャを生かした欠陥救済方法を提案した。冗長設計を行った結果、102個のPE(有効に利用できるPEは84個)を搭載したプロセッサが1枚のWSI上に集積できる可能性のあることが分かった。また、高集積プロセッサのロボット制御への応用を検討した結果、演算遅れ時間の短縮に有効なことが分かった。成果は、電子情報通信学会の研究会で発表し、さらに、同学会の論文誌に投稿し、現在査読中である。

Research Products

• [Publications] 苫米地 宣裕: "2次元サブシステム分割VLSIの歩留り特性" 電子情報通信学会論文誌DーI. J80-D-I,8. 714-724 (1997)
• [Publications] N.Tomabechi & S.Kanazawa: "Redundancy design of wafer scale and high speed FFT processor" Computers and Systems in Japan. 28,6. 18-29 (1997)
• [Publications] Nobuhiro Tomabechi: "Effect of the hardware of redundant interconnection lines and exchanging switches on the yield of the defect-tolerant VLSI/WSI" Proc.1997 ITC-CSCC. 689-692 (1997)
• [Publications] Nobuhiro Tomabechi: "The effect of hardware needed for redundant interconnection lines and exchanging switches on the yield of VLSI chips with redundancy" Computers and Systems in Japan. 28,8. 8-16 (1997)
• [Publications] 苫米地 宣裕,藤岡 与周: "知能ロボット制御用再構成可能並列ULSI/WSIプロセッサ" 電子情報通信学会技術研究報告. VLD97-107,4. 53-60 (1997)