1998 Fiscal Year Annual Research Report
光電子集積に適した新しい高速共有メモリアーキテクチャの研究
Project/Area Number |
09450144
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Research Institution | Hiroshima University |
Principal Investigator |
MATTAUSCH Hans J. 広島大学, ナノデバイス・システム研究センター, 教授 (20291487)
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Co-Investigator(Kenkyū-buntansha) |
永田 真 広島大学, 工学部, 助手 (40274138)
岩田 穆 広島大学, 工学部, 教授 (30263734)
横山 新 広島大学, ナノデバイス・システム研究センター, 教授 (80144880)
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Keywords | 共有メモリ / マルチポートメモリ / コピーバス / 光電子集積回路 / メモリアクセス衝突 / 階層構造型マルチポートメモリ |
Research Abstract |
本研究の目的は、従来のマルチポートメモリアーキテクチャと高速コピーバスによる8〜64ポートの高速共有メモリアーキテクチャ(特願平11-033753号)の研究であった。しかし1年間の研究の後、シリコンの面積をより小さくできる新しい階層構造型マルチポートメモリアーキテクチャ(特許出願準備中)を取り入れた。このアーキテクチャではポートの数が大きい時(>30ポート)、従来のアーキテクチャと比べて1/25以下に面積を削減できると期待される。本来の目的であった共有メモリアーキテクチャはポート数が非常に大きい時(>64ポート)のみ必要となる。 今年度の研究では階層構造型マルチポートメモリアーキテクチャの鍵を握る新しい論理回路の設計、試作及び1ポートSRAMメモリセルを用いた階層構造型4ポートメモリの設計を行った。 2層配線0.5μmCMOSテクノロジを用いてマルチポートメモリに必要な3つの新しい論理回路(1)衝突処理回路、(2)アクティブアドレス選択回路、(3)アクティブデータ選択回路、を設計した。それぞれの面積及び遅延時間は(1)(〜0.05mm^2,〜1.5ns)、(2)(〜0.015mm^2,〜0.7ns)、(3)(〜0.012mm^2,〜1.0ns)、になった。3回路共、本マルチポートメモリに必要な面積、遅延時間が得られた。またこれらの回路のテストチップをVDECに依頼して試作した。 設計した4ポート階層構造型SRAMメモリは、第1階層で50%以上、第2階層で25%以上従来のアーキテクチャより面積を削減できた。第1階層のメモリ容量を増加すると第2階層は60%以上の面積削減が期待できる。また、アクセスタイムは約10nsと見積もられる。
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Research Products
(5 results)
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[Publications] Mattausch,Hans Jurgen: "Application of Port-Access-Rejection Probability Theory for Integrated N-Port Memory Architecture Optimization" IEE Electronics Letters. 34. 861-862 (1998)
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[Publications] 山田 耕太郎: "An Area-Efficient Circuit Concept for Dynamical Conflict Management of N-Port Memories with Multi-GBit/s Access Bandwidth" Proceed.24th European Solid-State Circuits Conference. 348-351 (1998)
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[Publications] 龍見 嘉之: "Tbit/sハンド幅実現のための多数ポートメモリセルの面積増加を改善する必要性について" 電子情報通信学会、エレクトロニクス講演論文集2. (印刷中). (1999)
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[Publications] 岸 浩二: "新しい階層構造型アーキテクチャによる小面積マルチポートメモリの開発(第1階層)" 電子情報通信学会、エレクトロニクス講演論文集2. (印刷中). (1999)
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[Publications] 行天 隆幸: "新しい階層構造型アーキテクチャによる小面積マルチポートメモリの開発(第2階層)" 電子情報通信学会、エレクトロニクス講演論文集2. (印刷中). (1999)