1999 Fiscal Year Annual Research Report
光電子集積に適した新しい高速共有メモリアーキテクチャの研究
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09450144
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| Research Institution | Hiroshima University |
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Principal Investigator |
MATTAUSCH Hans J. 広島大学, ナノデバイス・システム研究センター, 教授 (20291487)
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| Co-Investigator(Kenkyū-buntansha) |
永田 真 広島大学, 工学部, 助手 (40274138)
岩田 穆 広島大学, 工学部, 教授 (30263734)
横山 新 広島大学, ナノデバイス・システム研究センター, 教授 (80144880)
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| Keywords | 共有メモリ / マルチポートメモリ / コピーバス / 光電子集積回路 / メモリアクセス衝突 / 階層構造型マルチポートメモリ |
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| Research Abstract |
新しい階層構造型マルチポートメモリアーキテクチャは、従来のアーキテクチャと比べマルチポートSRAMの面積を大幅に削減できることを実証できた。削減される面積の大きさは、第1階層のメモリ容量に応じて増加する。また4kbitブロックを4、8、16、32ポートと大きくすると、それぞれ1/2、1/5、1/14、1/30以下に面積を削減できる。アクセスタイムは、従来のアーキテクチャのものとおおよそ同等であると考えられる。従って、階層構造型マルチポートメモリが多数ポート(>30)共有メモリに適していることを論証するという3年目の計画の最重要課題を明確に達成できた。
(1)階層構造型マルチポートメモリアーキテクチャにおける3つの重要な新しい回路(衝突処理回路、アクティブアドレス選択回路、アクティブデータ選択回路)のために試作したテストチップは完全に機能した。また測定した遅延時間が、2つのチップについてシミュレーションの値より大きくなった。その理由は、設計の際に正しいシミュレーションモデルを使用しなかったためである。しかし、これらの遅延時間の増加はほとんど問題にならない。
(2)4ポートSRAM全体の2つのテストチップの試作は、一度失敗したためくり返し行われた。そのためチップは2000年1月に納品された。テストチップの1つである第1階層のブロックは、機能の検証を行うことができた。また、遅延時間はシミュレーションの結果と基本的に一致した。もう1つの4ポート32kbitのSRAM全体のテストチップの測定は、現在実行中である。
(3)より多くのポート数をもつSRAMについては、その一部の回路の設計が完成した。その結果、衝突処理回路の面積は、32ポート以下においてメモリ全体の面積のわずか1%以下になった。また第1階層の設計から、8、16、32ポートSRAM全体の面積削減の要因を正確に見積ることができた。
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[Publications] Mattausch,Hans Jurgen: "Hierarchical architecture for area-efficient integrated N-port memories with latency-free multi-gigabit per second access bandwidth"IEE Electronics Letters. 35. 1441-1443 (1999)
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[Publications] 龍見嘉之: "Fast quadratic increase of multiport-storage-cell area with port number"IEE Electronics Letters. 35. 2185-2187 (1999)
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[Publications] Mattausch,Hans Jurgen: "Aera-Efficient Multiport Memories for the Tb/s Bandwidth Era"Proceed.25th European Solid-State Circuits Conference. 126-129 (1999)
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[Publications] 岸浩二: "Tbit/sバンド幅実現のための高面積効率マルチポートメモリの開発"電子情報通信学会、エレクトロニクス講演論文集2. (印刷中). (2000)
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[Publications] 大森伸彦: "多ポート階層構造型マルチポートメモリのための衝突処理回路設計"電子情報通信学会、エレクトロニクス講演論文集2. (印刷中). (2000)
