瞬時応答性を有する知能集積システム用VLSIプロセッサのハイレベルシンセシス

1997 Fiscal Year Annual Research Report

• Project/Area Number: 09450162
• Research Institution: Tohoku University
• Principal Investigator: 亀山 充隆 東北大学, 大学院・情報科学研究科, 教授 (70124568)
• Co-Investigator(Kenkyū-buntansha): 張山 昌論 東北大学, 大学院・情報科学研究科, 助手 (10292260) ; 羽生 貴広 東北大学, 大学院・情報科学研究科, 助教授 (40192702)
• Keywords: 並列構造VLSIプロセッサ / 演算遅れ時間最小化 / スケジューリング / 空間並列構造 / パイプライン並列構造 / 並列データ供給 / 3次元計測VLSIプロセッサ

Research Abstract

動的に変化するリアルワールド環境に追従する、高速応答性を達成する並列構造VLSIプロセッサ、特に空間的並列構造・パイプライン並列構造融合形アーキテクチャの設計理論と並列データ供給方式を検討し、新しいアーキテクチャとハイレベルシンセシスを考案することができた。
処理アルゴリズムがデータ依存グラフで与えられるたとき、チップ面積の制約、入出力端子数(ピン数)の制約などの拘束条件の下で、演算遅れ(応答性)の最小化を達成する実用的手法を開拓することができた。ただし、チップ面積は厳密なレイアウトから算出されたものでない、整数計画法では大規模問題に計算時間はかかりすぎ現実的でない、より一般的な並列構造モデル、例えば、パイプライン構造をプロセッシング要素とした空間的並列構造、空間的並列構造をプロセッシング要素としたパイプライン構造、それらがさらに階層的に並列された構造など、すべての可能な並列構造を網羅することが必要であるなどの課題が次年以降に残されている。
さらに、並列構造演算部にデータを滞りなく供給するメモリアーキテクチャについても考察した。
これらの応用である3次元物体の距離情報の取得の方法として、オプティカルフローやステレオビジョンに基づく対応点探索を高精度かつ高速に行なう世界最高性能プロセッサを実用化するための基盤技術を与えることができた。

Research Products

• [Publications] S.Lee, M.Hariyama and M.Kameyama: "A Three-Dimensional Instrumenation VLSI Processor Based on a Concurrent Memory-Access Schme" IEICE Trans. Electron. Vol.E80-C No.11. 1491-1498 (1997)
• [Publications] S.Lee, M.Hariyama and M.Kameyama: "Design of a VLSI Processor Chip for Three-Dimensional Instrumenation" SICE ′97. 115 C-4. 951-954 (1997)
• [Publications] 藤岡、亀山: "ビットシリアルアーキテクチャに基づくロボット制御用再構成可能VLSIプロセッサの構成" 電子情報通信学会論文誌D-I. Vol.J81-D-I No.2. (1998)
• [Publications] M.Hariyama and M.kameyama: "Collision Detection VLSI Processor for Intelligent Vehicles Based on a Hierarchical Obstacle Repreesentation" Proc.of the IEEE Conference on Intelligent Transportation Systems. (1997)