1997 Fiscal Year Annual Research Report

非周期式複合VLSIシステムの設計支援技術に関する研究

Research Project

Project/Area Number	09480049
Research Institution	The University of Tokyo
Principal Investigator	南谷崇東京大学, 先端科学技術研究センター, 教授 (80143684)
Co-Investigator(Kenkyū-buntansha)	上野洋一郎東京工業大学, 情報理工学研究科, 助手 (70262285) 桑子雅史東京大学, 先端科学技術研究センター, 助手 (20292766) 中村宏東京大学, 先端科学技術研究センター, 助教授 (20212102)
Keywords	非同期式回路 / VLSI設計 / マイクロプロセッサ / アーキテクチャ / 論理設計
Research Abstract	いわゆるクロック・スキューと配線遅延のために同期式システムが直面する性能限界を突破する非同期式複合VLSIシステムの設計技術の確立を目指して、アーキテクチャと論理設計技術の両面から研究を進めた結果、今年度は以下の研究成果を得た。 1)前年度に試作したMIPS-R2000相当の32ビット非同期式マイクロプロセッサの設計データを用いて非同期式パイプラインプロセッサの動作解析と性能評価を行い、パイプラインの多段化が非同期式システムにおける要求応答制御のオーバーヘッドを隠蔽するとともに遅延変動に伴う性能低下を抑制する効果があることをシミュレーションによって確認した。 2)プロセッサ性能が信号伝播の平均遅延で決まる非同期式プロセッサの特性を有効に利用し得る新しいデータパスアーキテクチャとして提案した非同期式カスケードALU方式の評価を行い、その有効性を確認するとともに、複合演算化、命令再配置の最適化などによってさらに性能向上が望めることをシミュレーション実験によて明らかにした。 3)非同期式制御回路の動作仕様を記述した信号遷移グラフ(STG)が、それから正しい回路を合成するための条件であるCSC性を満たすかどうかチェックし、もし満たさない場合にはCSC性を満たすようにSTGを修正する手法を提案し、ベンチマーク回路を用いてその有効性を示した。この方法を述べた論文"On the CSC property of signal transition graph specifications for asynchronous circuit design"は1998年2月のASP-DAC国際会議において最優秀論文賞を受賞した。 4)電流変化の動的挙動を観測することによってQuasi-Delay-Insensitiveシステムの動作時に発生する故障を検出する方法を考案した。

Research Products
(6 results)

All Other

All Publications (6 results)

[Publications] B.R.Kishore, Y.Kameda,T.Nanya: "A mixed-signal approach for on-line testing of asynchronous circuits-a case study" Proc.3rd IEEE International On-line Testing Workshop. 91-95 (1997)
[Publications] Akihiro Takamura, Takashi Nanya 他: "TITAC-2:A 32-bit Asynchronous Microprocessor based on Scalable-Delay-Insensitive Model" Proc.ICCD'97. 288-294 (1997)
[Publications] M.Sahni and T.Nanya: "On the CSC property of signal transition graph specifications for asynchronous circuit design(Best Paper Award)" Proc.ASP-DAC. 183-189 (1998)
[Publications] A.Takamura, T.Nanya 他: "TITAC-2:An asynchronous 32-bit microprocessor(Outstanding Design Award)" Proc.ASP-DAC. 319-320 (1998)
[Publications] Y.Kameda, T.Nanya 他: "Primitive-level pipelining method on delay-insensitive model for RSFQ pulse-driven logic" to appear at ASYNC-98. (1998)
[Publications] 南谷崇: "非同期式マイクロプロセッサの動向" 情報処理. Vol.39,No.3. (1998)

1997 Fiscal Year Annual Research Report

非周期式複合VLSIシステムの設計支援技術に関する研究

Principal Investigator

南谷 崇 東京大学, 先端科学技術研究センター, 教授 (80143684)

Research Products

[Publications] B.R.Kishore, Y.Kameda,T.Nanya: "A mixed-signal approach for on-line testing of asynchronous circuits-a case study" Proc.3rd IEEE International On-line Testing Workshop. 91-95 (1997)

[Publications] Akihiro Takamura, Takashi Nanya 他: "TITAC-2:A 32-bit Asynchronous Microprocessor based on Scalable-Delay-Insensitive Model" Proc.ICCD'97. 288-294 (1997)

[Publications] M.Sahni and T.Nanya: "On the CSC property of signal transition graph specifications for asynchronous circuit design(Best Paper Award)" Proc.ASP-DAC. 183-189 (1998)

[Publications] A.Takamura, T.Nanya 他: "TITAC-2:An asynchronous 32-bit microprocessor(Outstanding Design Award)" Proc.ASP-DAC. 319-320 (1998)

[Publications] Y.Kameda, T.Nanya 他: "Primitive-level pipelining method on delay-insensitive model for RSFQ pulse-driven logic" to appear at ASYNC-98. (1998)

[Publications] 南谷 崇: "非同期式マイクロプロセッサの動向" 情報処理. Vol.39,No.3. (1998)

南谷崇東京大学, 先端科学技術研究センター, 教授 (80143684)

[Publications] 南谷崇: "非同期式マイクロプロセッサの動向" 情報処理. Vol.39,No.3. (1998)