2000 Fiscal Year Annual Research Report

上流からのVLSIテスト容易化合成に関する基礎研究

Research Project

Project/Area Number	09480054
Research Institution	NARA INSTITUTE OF SCIENCE AND TECHNOLOGY
Principal Investigator	藤原秀雄奈良先端科学技術大学院大学, 情報科学研究科, 教授 (70029346)
Co-Investigator(Kenkyū-buntansha)	井上美智子奈良先端科学技術大学院大学, 情報科学研究科, 助手 (30273840) 井上智生広島市立大学, 情報科学部, 助教授 (40252829) 増澤利光大阪大学, 大学院・基礎工学研究科, 教授 (50199692)
Keywords	テスト容易化設計 / テスト容易化合成 / 高位合成 / VLSIテスト / データフローグラフ / レジスタ転送レベル / データパス / コントローラ
Research Abstract	平成12年度の研究成果を以下に示す。 (1)無閉路構造に基づく部分スキャンテスト容易化設計法組合せテスト生成アルゴリズムでテスト生成可能な順序回路である「内部平衡構造」順序回路を定義し、内部平衡構造に基づく部分スキャン設計法を提案した。さらに、順序回路内のフリップフロップに限らず信号線をバイパスフリップフロップに置き換えるテスト容易化設計法も考案した。ここで提案した方法は、100%の故障検出効率を達成することができる。 (2)無閉路部分スキャン設計を指向したデータパスのテスト容易化高位合成法: 無閉路構造に基づく部分スキャン設計のための、データパスのテスト容易化高位合成手法を提案した。スケジュールされた動作記述(データフローグラフ)に対して、面積(リソース数)の最小性を満たしながら、無閉路化のためのスキャンレジスタ数を最小にする演算器とレジスタのバインディングに関する発見的手法を提案した。提案手法は、テスト容易性を考慮しない従来手法と比較して、面積(演算器数、レジスタ数、マルチプレクサ数)を増やすことなく、無閉路化のためのスキャンレジスタ数の少ないレジスタ転送レベルデータパスを合成することができる。ベンチマーク回路により実験を行いその有効性を示した。 (3)RTレベルでの組込み自己テスト方式組込み自己テスト方式としては単一制御可検査テスト容易化設計を提案した。データパスの組込み自己テスト方式としては、スキャン方式のtest per scan方式と非スキャン方式のtest per clock方式があり、at-speedテスト可能で、2パターンテストや連続パターン印加が可能なtest per clock方式を採用している。提案した単一制御可検査性は従来手法より大幅にハードウェアオーバーヘッドを削減可能で、これまで採用が躊躇されていたtest per clock方式の実用化を可能にするものである。

Research Products
(7 results)

All Other

All Publications (7 results)

[Publications] 藤原秀雄: "A new class of sequential circuits with combinational test generation complexity"IEEE Trans.on Computers. Vol.49,No.9. 895-905 (2000)
[Publications] 佐野ちいほ: "ホールド機能を考慮した順序回路の部分スキャン設計法"電子情報通信学会論文誌D-I. Vol.Vol.J83,No.9. 981-990 (2000)
[Publications] 大竹哲史: "A non-scan approach to DFT for Controllers Achieving 100% Fault Efficiency"Journal of Electronic Testing : Theory and Applications (JETTA). Vol.16,No.5. 553-566 (2000)
[Publications] 井上智生: "Test generation for acyclic sequential circuits with hold registers"Proc.International Conference on Computer-Aided-Design. 550-556 (2000)
[Publications] 井上美智子: "A Class of Sequential Circuits with Combinational Test Generation Complexity under Single-Fault Assumption"Proceedings of the Ninth Asian Test Symposium. 229-234 (2000)
[Publications] 増澤利光: "Single-Control Testablity of RTL Data Paths for BIST"Proceedings of the Ninth Asian Test Symposium. 210-215 (2000)
[Publications] 和田弘樹: "演算器の強可検査性を保証するテスト容易化高位合成"電子情報通信学会論文誌(DI). Vol.J84-D-I. (2001)

2000 Fiscal Year Annual Research Report

上流からのVLSIテスト容易化合成に関する基礎研究

Principal Investigator

藤原 秀雄 奈良先端科学技術大学院大学, 情報科学研究科, 教授 (70029346)

Research Products

[Publications] 藤原秀雄: "A new class of sequential circuits with combinational test generation complexity"IEEE Trans.on Computers. Vol.49,No.9. 895-905 (2000)

[Publications] 佐野ちいほ: "ホールド機能を考慮した順序回路の部分スキャン設計法"電子情報通信学会論文誌D-I. Vol.Vol.J83,No.9. 981-990 (2000)

[Publications] 大竹哲史: "A non-scan approach to DFT for Controllers Achieving 100% Fault Efficiency"Journal of Electronic Testing : Theory and Applications (JETTA). Vol.16,No.5. 553-566 (2000)

[Publications] 井上智生: "Test generation for acyclic sequential circuits with hold registers"Proc.International Conference on Computer-Aided-Design. 550-556 (2000)

[Publications] 井上美智子: "A Class of Sequential Circuits with Combinational Test Generation Complexity under Single-Fault Assumption"Proceedings of the Ninth Asian Test Symposium. 229-234 (2000)

[Publications] 増澤利光: "Single-Control Testablity of RTL Data Paths for BIST"Proceedings of the Ninth Asian Test Symposium. 210-215 (2000)

[Publications] 和田弘樹: "演算器の強可検査性を保証するテスト容易化高位合成"電子情報通信学会論文誌(DI). Vol.J84-D-I. (2001)

藤原秀雄奈良先端科学技術大学院大学, 情報科学研究科, 教授 (70029346)