超微細構造集積回路の詳細設計最適化手法

1998 Fiscal Year Annual Research Report

• Project/Area Number: 09650383
• Research Institution: KYOTO UNIVERSITY
• Principal Investigator: 小野寺 秀俊 京都大学, 情報学研究科, 助教授 (80160927)
• Co-Investigator(Kenkyū-buntansha): 小林 和淑 京都大学, 情報学研究科, 助手 (70252476) ; 田丸 啓吉 京都大学, 情報学研究科, 教授 (10127102)
• Keywords: 詳細設計 / 低消費電力化 / ゲート寸法最適化 / クロストーク / 遅延最小化 / ディープサブミクロンプロセス / ASIC / システムLSI

Research Abstract

1. グリッチの削減を考慮したゲート寸法最適化による消費電力最適化手法の開発
ゲート寸法の変更により伝搬特性を調整してグリッチを減少させ、遅延時間と共に消費電力を削減する手法を開発した。本最適化過程では、グリッチ数を正確に評価する必要がある。そこで、グリッチによる遷移回数を統計的に見積もる手法を考案した。見積もったグリッチ量に基づいて全体の消費電力を求め、与えられた遅延時間制約のもとで、消費電力を最小化する。この際、貪欲な逐次改善で最適化すると、悪い局所解に捕らわれる確率が高くなる。そこで、最適化過程に摂動を加えつつ逐次改善するアルゴリズムを考案した。提案手法の効果を確かめるため、0.6μmのスタンダードセルライブラリを用いて12個のベンチマーク回路で実験を行った。開発手法は、最小サイズのセルで構成される回路よりも、消費電力を最大13.9%、平均8.2%削減した。
2. 配線間クロストークの検討
クロストークによる遅延時間の変化量について検討を行った。一本の配線に複数の隣接配線が存在する場合について、全配線に信号遷移が生じたときの遅延時間の変化量を、各配線毎の影響の線形和として見積もった場合の誤差を評価した。その結果、複数配線の遷移タイミングにずれがある場合、大きな誤差が発生した。今後、配線間の遷移タイミングや隣接配線の影響による遅延時間の変化量を考慮にいれたモデル化を検討する必要がある。

Research Products

• [Publications] M.Hashimoto: "A Power Optimization Method Considering Glitch Reduction by Gate Sizing" Proc.1998 IEEE/ACM ISLPED. 221-226 (1998)
• [Publications] A.Hirata: "Estimation of Propagation Delay Considering Short-Circuie Current for Static CMOS Gates" IEEE Trans.Circuits and Systems II. Vol.45,No.11. 1194-1198 (1998)
• [Publications] M.Hashimoto: "A Power and Delay Optimization Method Using Input Reordering in Cell-Based CMOS Circuits" IEICE Trans.Fundamentals. E82-A,No.1. 159-166 (1999)
• [Publications] 小野寺秀俊: "P2Lib:スタンダードセルライブラリ自動生成システム" 情報処理学会論文誌掲載決定. Vol.40,No.4. (1999)
• [Publications] 平田昭夫: "抵抗分を含む負荷を駆動するCMOS論理回路のゲート遅延時間計算手法" 情報処理学会論文誌掲載決定. Vol.40,No.4. (1999)
• [Publications] 橋本昌宜: "グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法" 情報処理学会論文誌掲載決定. Vol.40,No.4. (1999)