マルチスレッド型超並列計算機の研究

1997 Fiscal Year Annual Research Report

• Project/Area Number: 09680323
• Research Category: Grant-in-Aid for Scientific Research (C)
• Research Institution: University of Tsukuba
• Principal Investigator: 坂井 修一 筑波大学, 電子・情報工学系, 助教授 (50291290)
• Keywords: マルチスレッディング / VLSI / 超並列アーキテクチャ / パイプライニング / 同期機構 / 通信と計算の融合 / プロセッサ間通信 / シミュレーション評価

Research Abstract

平成9年度は、以下の研究成果を得ることができた。
1.従来型のマルチスレッド型プロセッサアーキテクチャの評価
EM-X,RWC-1というの実機によってクルチスレッド型並列計算機の評価を行ない、新しいマルチスレッド型プロセッサアーキテクチャ設計のための基礎データを得た。通信と計算が融合したアーキテクチャであるRICAの有効性が並列要素数100程度で、実用規模のベンチマーク問題によって検証された。具体的には、Radix Sort,疎行列計算、密行列計算(Linpack)などのベンチマーク問題を解かせたときに、商用計算機などと比較して実効的な優位性が確認された。
2.マルチスレッド支援機構の提案・評価
マルチスレッド型プロセッサ向けの相互結合網、入出力機構、OS支援機構などの諸要素技術の提案・評価がなされた。
3.新プロセッサアーキテクチャの提案
21世紀のデバイス技術を念頭に置いた、新しいプロセッサアーキテクチャとして、オンチップマルチプロセッサとプロセッサ・メモリ混載型チップのアーキテクチャを考案し、大規模シミュレータによってこれらの最初の評価を行なった。シミュレータは、Stanford大学が開発したSimOSを基本として、これを改良し、Spec、SPLASHなどのベンチマークによってこれらアーキテクチャを評価した。
具体的には、オンチップマルチプロセッサにおいては、台数効果の他に、二次キャッシュをチップ内に納めることによる一次キャッシュミスのペナルティの削減、キャッシュ間通信の高速化によるコヒーレンス制御の高速化などが確認された。また、プロセッサ・メモリ混載型チップにおいては、メモリバスをVLSIチップ内に納めることにより、二次キャッシュミスのさいのペナルティが削減され、高速化が実現されることが確認された。
具体的には、問題によって、従来型アーキテクチャを踏襲したVLSIチップに比較して、6割以上の性能向上が見込まれることなどがわかった。
さらに、これらの基本アーキテクチャに関して、マルチスレッド実行のアーキテクチャ支援を考慮した拡張を検討した。

Research Products

• [Publications] 坂井修一他: "マルチスレッド計算機における同期機構とパイプライン構成" 情報処理学会論文誌. 38・8. 1613-1629 (1997)
• [Publications] 横田隆史, 坂井修一他: "相互結合網のトポロジーを活かしたシステム支援機能とその評価" 情報処理学会論文誌. 38・4. 873-882 (1997)
• [Publications] 児玉祐悦, 坂井修一他: "高並列計算機EM-Xによるradixソ-トの実行" 情報処理学会論文誌. 38・9. 1726-1735 (1997)
• [Publications] 佐藤三久, 坂井修一他: "細粒度通信機構をもつ並列計算機EM-Xによる疎行列問題の並列処理" 情報処理学会論文誌. 38・9. 1761-1770 (1997)
• [Publications] 廣野英雄, 坂井修一他: "超並列計算機RWC-1の入出力処理の評価" Proc.JSPP'97. 101-108 (1997)
• [Publications] 坂根広史, 坂井修一他: "EM-Xによる密行列計算の細粒度並列処理" Proc.JSPP'97. 29-36 (1997)