1997 Fiscal Year Annual Research Report
動的再構成に基づく知能ロボット用並列VLSIプロセッサの最適設計
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09750523
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| Research Institution | Hachinohe Institute of Technology |
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Principal Investigator |
藤岡 与周 八戸工業大学, 工学部, 講師 (70275527)
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| Keywords | 動的再構成 / 知能ロボット / VLSI / 並列プロセッサ / 高速応答性 / 演算語長 / ビットシリアルアーキテクチャ / 知能集積システム |
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| Research Abstract |
動的環境下での自律的動作を目指す知能ロボットシステムにおいては,高速応答性を実現するスーパーチップの開発が重要となる.本年度の研究においては,ハードウェア量一定の条件下での絶対演算遅れ時間最小化のための理論的考察を行うとともに,CADシステムを用いた定量的評価を目的としている.以下に,これまでの主な研究成果を示す.
1.理論的考察(1)ビジュアルサーボを例にとり,種々のハードウェアで処理する場合の演算遅れ時間などを検討した結果,空間的高並列処理において演算器の稼働効率を最大とすることができる,動的再構成に基づく並列プロセッサが最も優れていることが明らかとなった.
(2)基本演算やデータ依存関係上の特長などを考慮してアーキテクチャを検討した結果,演算語長を動的に変化できるとともに,制御回路をも静的に再構成可能である並列プロセッサが演算性能の大幅な向上に有用であることが明らかとなった.
(3)(1),(2)の結果に基づいて,線形計画法を改良した最適設計アルゴリズムを検討した結果,所望とする入力数の多入力積和演算器を再構成しながら空間的並列処理が可能であるという本並列プロセッサの特長が,並列プログラミングにおけるアロケーションやスケジューリングを極めて容易にすることができるため,線形計画法適用時の膨大な計算量を大幅に減少できる可能性があるという知見が得られた.
2.CADシステムによる定量的評価 論理回路設計CADシステムとLSIレイアウトCADシステムを用いて回路・配線面積および遅延時間の評価を行った結果,特にビットシリアルアーキテクチャに基づく再構成可能並列プロセッサが,限られたチップ面積での演算性能の最大化に極めて有用であることが明らかとなった.
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[Publications] 藤岡 与周: "ビットシリアルアーキテクチャに基づくロボット制御用再構成可能VLSIプロセッサの構成" 電子情報通信学会論文誌 D‐I. J81-D-I 2. 85-93 (1998)
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[Publications] 藤岡 与周: "知能ロボット制御用再構成可能並列プロセッサの並列プログラミング" 八戸工業大学 情報システム工学研究所 紀要. 第10巻. 31-36 (1998)
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[Publications] 藤岡 与周: "ビットシリアルアーキテクチャと演算語長の再構成に基づくロボット制御用並列プロセッサの構成" 計測自動制御学会東北支部第168回研究集会資料. 168-6. 1-10 (1997)
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[Publications] 藤岡 与周: "動的および静的再構成に基づく知能集積システム用並列VLSIプロセッサの構成" 第1回システムLSI琵琶湖ワークショップ講演資料集およびポスター資料集. 323-327 (1997)
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[Publications] 藤岡 与周: "動的および静的再構成に基づく知能集積システム用並列VLSIプロセッサの構成と評価" 電子情報通信学会技術研究報告. 97・576. 1-7 (1998)
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[Publications] 藤岡 与周: "知能ロボット制御用再構成可能並列プロセッサのプログラミング環境" 1998年電子情報通信学会総合大会講演論文集. (発表予定). (1998)
