2009 Fiscal Year Annual Research Report
3次元集積化実装時代の超高帯域幅ベクトルプロセッサアーキテクチャの創出
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09J07908
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| Research Institution | Tohoku University |
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Principal Investigator |
船矢 祐介 Tohoku University, 大学院・情報科学研究科, 特別研究員(DC2)
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| Keywords | 3次元積層技術 / ベクトルプロセッサ / キャッシュメモリ / メモリアーキテクチャ / ベクトルキャッシュ / TSV |
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| Research Abstract |
本年度は、3次元積層技術により緩和される、あるいは新たに生じるアーキテクチャ設計制約条件の明確化を行った。また、それを基にマルチベクトルコア・メモリ複合体マイクロアーキテクチャのメモリレイヤの基本設計を行った。まず、調査及び当該分野の研究者との議論により、以下の知見を得た。チップ上に搭載可能なリソース量の大幅な増加。TSVはチップの入出力ピンと比較して高密度実装可能であるため、レイヤ間は高バンド幅を実現可能。プロセッサ構成要素の配置・配線の自由度が向上するため、長配線短縮による配線遅延の短縮が可能。各構成要素を分割・積層しTSVで接続することにより、各構成要素内の遅延時間を短縮可能。TSVの加工技術は2次元配線と比較して十分に微細化されておらず、各構成要素を分割・積層する際の分割粒度は、実装可能なTSVの密度に制約される。次に、これらの知見を基に、高いデータ供給能力を実現するための、ベクトルプロセッサ向けキャッシュメモリの基本設計及び評価を行った。基本設計では、初めに、現在のベクトルプロセッサと同等の面積のメモリレイヤに搭載可能なキャッシュメモリ容量の検討を行い、キャッシュメモリの飛躍的な大容量化が可能であることを明らかにした。次に、レイヤ数を増加した場合のアクセス時間を評価し、2次元設計と比較して大容量化に伴う遅延時間増大が抑制され、大容量化と高速化の両立が可能であることを明らかにした。さらに、分割粒度の異なるメモリレイヤ構成を検討し、同容量では分割粒度が細かいほどアクセス時間が短縮可能であることを明らかにした。最後に、メモリレイヤを単一コアベクトルプロセッサに積層した3次元ベクトルプロセッサを提案・評価し、設計したメモリレイヤにより高いデータ供給能力が実現されることで、3次元ベクトルプロセッサは高い実効性能を達成可能であることを明らかにした。
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