1999 Fiscal Year Annual Research Report
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10355014
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| Research Institution | The University of Tokyo |
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Principal Investigator |
浅田 邦博 東京大学, 大規模集積システム設計教育研究センター, 教授 (70142239)
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| Co-Investigator(Kenkyū-buntansha) |
池田 誠 東京大学, 大規模集積システム設計教育研究センター, 講師 (00282682)
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| Keywords | 電源配線 / 電源線ノイズ / 電圧サンプラ / 電圧スキャンパス |
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| Research Abstract |
本年度は、電源線に発生する電圧ノイズの定量的な評価を行った。電圧ノイズ波形の測定には、スイッチトキャパシタ方式による再生型比較回路を用いた電圧サンプラーを使用した。本電圧サンプラーは1ns、20mVの時間、電圧分解能を有していることがテストチップの試作、測定により明らかになった。この電圧サンプラーと大容量の負荷を電源線に接続し、負荷をトリガーした際の電源線に生じる電圧変動を測定することで、本電圧サンプラーを用いて電源線における電圧変動を測定することが可能であることが分かった。
この測定結果をもとにして、電源線に生じる電圧ノイズをチップの動作時に測定する「オンチップ電圧スキャンパス方式」の提案を行った。本方式は、LSI中の主要な電源配線に前述の電圧サンプラを接続し、実行時にその場で電圧変動を観測するための方式である。観測はデータラッチのデータ読み出し方式として広く用いられているスキャンパス方式と同様に電圧サンプラの比較回路の出力をシフトレジスタ状に接続することで限られた信号ピンにより外部から各電圧サンプラの出力を観測可能な方式である。本方式は、今後ますますLSIの集積度が上がっていく過程で、LSIの動作不良の解析において必須の手法になるものと期待されている。
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[Publications] Tetsuhisa Mido: "TEST Structure for Characterizing Capacitance Matrix of Multi-layer Interconnections in VLSI"IEICE Trans., Electronics. Vol. E82-C. No.4. 570-575 (1999)
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[Publications] M. Ikeda: "Standard Design Flows of Logic LSIs in Japanese Universities and VDEC"Proc. of MSE 99. 8-9 (1999)
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[Publications] K. Asada: "Approaches for Reducing Power Consumption in VLSI Bus Circuits"IEICE Trans., Electron. Vol. E83-C. No.2. 153-160 (2000)
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[Publications] H. Aoki: "On-Chip Voltage Noise Mouitor for Measuring Voltage Bounce in Power Supply Lines Using a Disital Tester"Proc. of ICMTS 2000. (掲載予定). (2000)
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[Publications] M. Ikeda: "DVDT : Design for Voltage Drop Test using Onchip-Voltage Scan Path"Proc. of ISQED 2000. No.2(掲載予定). (2000)
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[Publications] M.Ikeda: "A New Trial on HDL Exercise Class for Undergraduate School in EE Department"Proc.Of EWME 2000. (掲載予定). (2000)
