1998 Fiscal Year Annual Research Report
マルチスレッド型超パイプラインプロセッサアーキテクチャ
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10480058
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Grant-in-Aid for Scientific Research (B)
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| Research Institution | Japan Advanced Institute of Science and Technology |
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Principal Investigator |
日比野 靖 北陸先端科学技術大学院大学, 情報科学研究科, 教授 (10251969)
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| Co-Investigator(Kenkyū-buntansha) |
宮崎 純 北陸先端科学技術大学院大学, 情報科学研究科, 助手 (40293394)
丹 康雄 北陸先端科学技術大学院大学, 情報科学センタ, 助教授 (90251967)
横田 治夫 東京工業大学, 情報理工学研究科, 助教授 (10242570)
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| Keywords | マルチスレッド / パイプライン / パイプラインキャッシュ / ウェーブパイプライン / 遅延均衡 |
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| Research Abstract |
1. 研究の目的 MOSデバイスの比例縮小により、トランジスタのスイッチング時間は短縮されるが、配線遅延時間は一定で変わらない。本研究の目的は、配線遅延時間がスイッチング時間を上回る事態になってきている現状を打開するため、超パイプライン構造のプロセッサを追究し、数10〜数100ギガヘルツオーダの動作周波数を達成するプロセッサ・アーキテクチャを確立することである。具体的には、パイプラインを流れる命令間の依存関係が生じないマルチスレッド型のパイプライン・アーキテクチャを取り上る。
3. 今年度の成果 マルチスレッド型パイプラインプロセッサは、すべてのハザードが存在しないので、フォワーディングパスや、インタロックの制御ライン等のフィードバックが不要である。そのためウェーブパイプラインの適用が容易である。ウェーブパイプライン動作では、ステージの最大遅延時間ではなく、最大遅延と最小遅延の差で、動作周波数が決定する。遅延差を短縮するための遅延均衡アルゴリズムを考案し、配線遅延と考慮した遅延均衡設計法を確立した。この設計法を適用した結果、遅延差を最大遅延の1/4程度にまで短縮できることを確認した。これは、通常のパイプライン動作の4倍の動作周波数が達成できることを意味する。また、極限パイプライン構造のマルチスレッド型プロセッサでは、その性能を律則するのは、キャッシュメモリのスループット(動作周波数)である。このため、キャッシュメモリをパイプライン構成し、動作周波数をどこまで高められるかを詳細に検討した。階層デコードの採用と、メモリセルアレイの分割により、0.25μmテクノロジで3GHz、0.1μmテクノロジで、7.7GHzでの動作が可能であるとの結果が得られた。この結果は、同一テクノロジの通常の高速SRAMに比べ6倍のスループットである。
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