マルチスレッド型超パイプラインプロセッサアーキテクチャ

1999 Fiscal Year Annual Research Report

• Project/Area Number: 10480058
• Research Institution: Japan Advanced Institute of Science and Technology
• Principal Investigator: 日比野 靖 北陸先端科学技術大学院大学, 情報科学研究科, 教授 (10251969)
• Co-Investigator(Kenkyū-buntansha): 丹 康雄 北陸先端科学技術大学院大学, 情報科学センター, 助教授 (90251967) ; 横田 治夫 東京工業大学, 情報理工学研究科, 助教授 (10242570)
• Keywords: マルチスレッド / パイプライン / パイプラインキャッシュ / ウェーブパイプライン / 遅延均衡 / メモリシステム

Research Abstract

比例縮小により、MOSデバイスのスイッチング時間は短縮されるが、配線遅延時間は一定で変わらない。この問題を打開し数10〜数100ギガヘルツオーダの動作周波数を達成するための超パイプライン構造のプロセッサ・アーキテクチャを確立することを目的とする。このため、マルチスレッド型パイプライン・アーキテクチャにウェーブパイプラインの動作原理を導入した。
1.遅延均衡法の改善 ウェーブパイプライン動作では、ステージの最大遅延時間ではなく、最大遅延と最小遅延の差で、動作周波数が決定する。遅延差を短縮するための遅延均衡アルゴリズムは入出力パス数の2乗のオーダの計算時間がかかるので、回路分割を試み、計算時間を40%に短縮し、かつ遅延均衡の精度を数%以下にできることを確認した。
2.可変スレッドプロセッサの評価 マルチスレッド型パイプラインプロセッサは、命令間の依存関係が生じないので、すべてのハザードが存在しないが、スレッド数がパイプライン段数以下であると性能が発揮できない。この問題を解決するため、可変スレッド機構を組み込み、純粋のマルチスレッドプロセッサを性能比較をした。この結果ピーク性能では10%程度性能が低下するものの、スレッド数が所用の1/3程度でも80%程度の性能を発揮できることを示した。
2.メモリシステムアーキテクチャの確立 極限パイプライン構造のマルチスレッド型プロセッサではメモリシステムのスループットの向上が課題である。このため、メモリシステムをパイプライン構造とし、プロセッサをメモリとを非同期で動作させることのよって、0.25μmテクノロジでは、3.7GHzでの動作が可能であることを示した。

Research Products

• [Publications] 鵜飼和歳.日比野 靖: "セルアレイ分割によるパイプランキャッシュの高周波動作の可能性"信学技報. ICD99-1. 1-6 (1999)
• [Publications] 永谷充孝、日比野 靖: "ウェーブパイプラインを用いたプロセッサ設計の効率化"平成11年度電気関係学会北陸支部連合大会論文集. E-9. 261 (1999)
• [Publications] 永田真也、日比野 靖: "可変スレッド機構を備えたマルチスレッド型プロセッサの提案"平成11年度電気関係学会北陸支部連合大学論文集. E-10. 262 (1999)
• [Publications] 井上陽介.日比野 靖: "マルチスレッドプロセッサ指向のメモリアーキテクチャ"平成11年度電気関係学会北陸支部連合大会論文集. E-11. 263 (1999)
• [Publications] 内藤郁之.日比野 靖: "ウェーブパイプラインの導入による低電力プロセッサの可能性"平成11年度電気関係学会北陸支部連合大会論文集. D-30. 235 (1999)
• [Publications] 永野 哲.日比野 靖: "配線構造の最適化による遅延改善"平成11年度電気関係学会北陸支部連合大学論文集. D-29. 234 (1999)