マルチスレッド型超パイプラインプロセッサアーキテクチャ

2000 Fiscal Year Annual Research Report

• Project/Area Number: 10480058
• Research Institution: Japan Advanced Institute of Science and Technology
• Principal Investigator: 日比野 靖 北陸先端科学技術大学院大学, 情報科学研究科, 教授 (10251969)
• Co-Investigator(Kenkyū-buntansha): 丹 康雄 北陸先端科学技術大学院大学, 情報科学センタ, 助教授 (90251967)
• Keywords: パイプライン / マルチスレッド / ウェーブパイプライン / アーキテクチャ / プロセッサ / 遅延均衡 / 低消費電力設計

Research Abstract

比例縮小により、MOSデバイスのスイッチング時間は短縮されるが、配線遅延時間は一定で変わらない。この問題を打開し数10〜数100ギガヘルツオーダの動作周波数を達成するための超パイプライン構造のプロセッサ・アーキテクチャを確立することを目的し研究を進めた。
1.遅延均衡法の改善 ウェーブパイプライン動作では、ステージの最大遅延時間ではなく、最大遅延と最小遅延の差で、動作周波数が決定する。遅延差を短縮するための遅延均衡アルゴリズムは入出力パス数の2乗のオーダの計算時間がかかる。また挿入される遅延素子数も著しく増加し、面積、消費電力の増加を招く。この問題を解決するため、設計の上位階層でのパイプラインステージの分割を行うことにより、遅延差短縮のために挿入する遅延素子数を減少させ、面積、消費電力の増加を抑制することに成功した。具体的には、14%の面積増加で、3.5倍の性能向上を達成することができた。
2.低消費電力設計法の確立 プロセッサの消費電力Pは、CV^2fで表さわされる。動作周波数f、電源電圧Vは変らないとすると、デバイスの容量Cを減少させるためゲート幅Wを削減することになるが、この結果トランジスタのオン抵抗R_<on>が増加する。しかし配線容量が変らないので、オン抵抗と配線容量に起因する遅延は増加し、このままでは性能が低下してしまう。そこでウェーブパイプライン原理を適用し、ゲート幅減少により増加した配線遅延分を打ち消すように最小遅延のパスに遅延素子を挿入し、遅延差の短縮を図る。この方法を4ビット加算器に適用し、ゲート幅Wを1/5に縮小した結果、30%の素子数の増加で、動作周波数を維持したまま、消費電力をの1/2%に削減することに成功した。

Research Products

• [Publications] 福家和久,日比野靖: "高位階層からのウェーブパイプライン方式の最適化"平成12年度電気関係北陸支部連合大会講演論文集. 247 (2000)
• [Publications] Wei Zhang,Yasushi Hibino: "A packet scheduling mechanisim for outgoing lines considering both priority and fairness"平成12年度電気関係北陸支部連合大会講演論文集. 157 (2000)