3次元MOSデバイスを用いた超高性能3次元集積回路に関する研究

1998 Fiscal Year Annual Research Report

• Project/Area Number: 10555112
• Research Institution: Tohoku University
• Principal Investigator: 遠藤 哲郎 東北大学, 電気通信研究所, 助教授 (00271990)
• Co-Investigator(Kenkyū-buntansha): 桜庭 弘 東北大学, 電気通信研究所, 助手 (60241527) ; 舛岡 富士雄 東北大学, 電気通信研究所, 教授 (50270822)
• Keywords: 3次元MOSFET / SGT / 3次元集積回路

Research Abstract

3次元MOSデバイスを用いた超高性能3次元集積回路に関する研究として、本年度は、下記の事を行った。
(1)SGT型3次元MOSトランジスタ及び基本回路の設計
申請者らの研究グループが現有している回路シミュレータ及び、回路設計ツールを、従来の低機能ワークステーションから、本研究経費で購入予定の高性能回路設計用ワークステーション上にインストールし、単体トランジスタ及び3次元回路設計環境を整備した。その後、上記の設計環境を用いて、SGT型3次元MOSトランジスタ及び基本的な3次元回路の設計を行った。
(2)SGT型3次元MOSトランジスタ及び基本回路の試作
申請者らが所属している東北大学電気通信研究所の附属施設である超高密度・高速知能システム実験施設にて、上記(1)で設計したSGT型3次元MOSトランジスタ及び基本的な3次元回路を試作のために必要なユニットプロセスを構築した。
(3)3次元集積回路固有の設計パラメーターの明確化
申請者らの研究グループが現有している半導体パラメーター解析装置とLCR測定装置と、本研究経費で購入予定のデジタルオシロスコープ、ロジックアナライザー、タイミングアナライザーを一元的に制御する3次元集積回路評価システムを構築した。
今後の研究期間にて、SGT型3次元MOSトランジスタ及び基本的な3次元回路の評価を行う。この評価結果をもとに、3次元集積回路固有の設計パラメーターの明確化を行う。

Research Products

• [Publications] 遠藤 哲郎: "3次元階層メモリアレイー技術を用いたStacked-SGT DRAM" 電子情報通信学会論文誌C-II. J81-C-I・No.5. 288-289 (1998)
• [Publications] Tetsuo ENDOH: "The Analysis of the Stacked-Surrounding Gate Transistor(S-SGT)DRAM for the High Speed and Low Voltage Operation" IEICE TRANSACTIONS ON ELECTRONICS. E81-C・No.9. 1491-1498 (1998)