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2000 Fiscal Year Final Research Report Summary

An FPGA System for Digital Signal Processing and CAD tools

Research Project

Project/Area Number 10650345
Research Category

Grant-in-Aid for Scientific Research (C)

Allocation TypeSingle-year Grants
Section一般
Research Field 電子デバイス・機器工学
Research InstitutionWaseda University

Principal Investigator

YANAGISAWA Masao  Waseda University, School of Science and Engineering, Professor, 理工学部, 教授 (30170781)

Project Period (FY) 1998 – 2000
KeywordsLSI / CAD / Design Automation / Electrical Circuits / FPGA / Digital Signal Processing / Logic Circuits
Research Abstract

High-performance information communication and processing systems consist of several LSIs (Large Scale Integrated circuits) which process digital signals rapidly. In case of LSIs for variable length coding, etc., since the length is not determined uniquely, it is necessary to develop flexible LSIs which handle variable lengths. FPGAs (Field-Programmable Gate Arrays) are LSIs on which users can design any circuits by programming. In this research, we have developed a new flexible FPGA system for digital signal processing and CAD (Computer-Aided Design) tools which realize arbitrary digital signal processing circuits on the FPGA system. Our research results are summarized as follows.
1. Development of FPGA system.
2. Development of hardware/software codesign CAD tools.
3. Development of high-level synthesis CAD tools.
4. Development of layout CAD tools.
5. Applications of developed FPFA system.

  • Research Products

    (64 results)

All Other

All Publications (64 results)

  • [Publications] 中本真児: "最適解を保証するリソースバインディング手法"情報処理学会DAシンポジウム′98論文集. 245-250 (1998)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 寺島信: "機能メモリを使用したプロセッサを対象とするハードウェア/ソフトウェア協調合成システム"電子情報通信学会コンピュータシステム研究会技術報告. 98・85. 31-38 (1998)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] Nozomu Togawa: "A Simultaneous Placement and Global Routing Algorithm for FPGAs with Power Optimization"Proc.of APCCAS'98. 125-128 (1998)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 井上大輔: "FPGAのマクロブロックを対象とした配置概略配線同時処理手法"電子情報通信学会VLSI設計技術研究会技術報告. 98・115. 123-130 (1998)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 中村剛: "2種類のレジスタファイルを持ったディジタル信号処理向けプロセッサのハードウェア/ソフトウェア協調合成システムとその並列化コンパイラ"電子情報通信学会フォールトトレラント研究会技術報告. 98・132. 71-78 (1999)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 長谷川洋平: "FPGAを用いた動的再構成可能システムとその応用"電子情報通信学会VLSI設計技術研究会技術報告. 98・143. 17-24 (1999)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 戸川望: "2種類のレジスタファイルを持ったディジタル信号処理向けプロセッサのハードウェア/ソフトウェア協調合成システム"第12回回路とシステム(軽井沢)ワークショップ論文集. 115-120 (1999)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 中本真児: "分枝限定法に基づく最適解を保証するリソースパインディング手法"情報処理学会論文誌. 40・4. 1565-1577 (1999)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 戸川望: "制御処理を主体としたハードウェアを対象とする高位合成システムとその適用"情報処理学会DAシンポジウム'99論文集. 189-194 (1999)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 横山正幸: "制御処理を主体としたハードウェア記述生成手法"情報処理学会DAシンポジウム′99論文集. 195-200 (1999)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 家長真行: "制御処理ハードウェアの高位合成システムのための面積/時間最適化アルゴリズム"電子情報通信学会VLSI設計技術研究会技術報告. 99・66. 15-22 (1999)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 片岡義治: "ディジタル信号処理向けプロセッサコアの面積/遅延見積り手法"電子情報通信学会VLSI設計技術研究会技術報告. 99・75. 1-8 (1999)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 桜井崇志: "2種類のレジスタファイルを持つディジタル信号処理向けプロセッサのハードウェア/ソフトウェア分割手法"電子情報通信学会VLSI設計技術研究会技術報告. 99・76. 9-16 (1999)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] Nozomu Togawa: "A Hardware/Software Cosynthesis System for Digital Signal Processor Cores"IEICE Trans.on Fundamentals. E82-A・11. 2325-2337 (1999)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] Nozomu Togawa: "An Area/Time Optimizing Algorithm in High-Level Synthesis for Control-Based Hardwares"Proc.of ASP-DAC 2000. 309-312 (2000)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] Nozomu Togawa: "A Hardware/Software Cosynthesis System for Digital Signal Processor Cores with Two Types of Register Files"IEICE Trans.on Fundamentals. E83-A・3. 442-451 (2000)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 諏訪勝: "システムVLSIの動作合成におけるレイアウト面積・遅延見積もり手法"第13回回路とシステム(軽井沢)ワークショップ論文集. 125-130 (2000)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] Tatsuhiko Wakui: "A Behavioral Synthesis System for Processors with Content Addressable Memories"Proc.Synthesis and System Integration of Mixed Technologies. 56-63 (2000)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] Tingrong Zhao: "A High Performance Embedded Wavelet Video Coder"IEICE Trans.Fundamentals. E83-A・6. 979-986 (2000)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 家長真行: "制御処理ハードウェアの高位合成のための高速な面積/時間最適化アルゴリズム"情報処理学会DAシンポジウム2000論文集. 27-32 (2000)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 余傳達彦: "機能メモリを使用したプロセッサの面積/遅延見積り手法"電子情報通信学会VLSI設計技術研究会技術研究報告. VLD2000-83. 83-88 (2000)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 涌井達彦: "CAMプロセッサを対象とするハードウェア/ソフトウェア協調合成システム"電子情報通信学会VLSI設計技術研究会技術研究報告. VLD200-83. 89-94 (2000)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] Nozomu Togawa: "A Hardware/Software Partitioning Algorithm for Digital Signal Processor Cores with Two Types of Register Files"Proc.IEEE Asia-Pacific Conf.on Circuits and Systems (APCCAS2000). 544-547 (2000)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] Nozomu Togawa: "CAM Processor Synthesis Based on Behavioral Descriptions"IEICE Trans.Fundamentals. E83-A・12. 2464-2473 (2000)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 香西伸治: "パラメータ付けされた動的再構成可能システムとその応用"電子情報通信学会VLSI設計技術研究会技術研究報告. VLD2000-114. 25-32 (2001)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 石飛貴志: "FPGAを用いた動的再構成可能システムを対象とするスケジューリング手法"電子情報通信学会VLSI設計技術研究会技術研究報告. VLD2000-115. 33-40 (2001)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 中村洋: "発見的算法と分枝限定法を用いた計算時間予測に基づくリソースバインディング手法"電子情報通信学会VLSI設計技術研究会技術研究報告. VLD2000-119. 17-24 (2001)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] Yuichiro Miyaoka: "Area/Delay Estimation for Digital Signal Processor Cores"Proc.of ASP-DAC2001. 156-161 (2001)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 曽根原理仁: "RC等価回路に基づくクロストーク低減配線手法"情報処理学会システムLSI設計技術研究会研究報告. SLDM2001. 17-24 (2001)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 余田貴幸: "制御処理ハードウェアの高位合成システムにおける面積/遅延見積もり手法"情報処理学会システムLSI設計技術研究会研究報告. SLDM2001. 25-32 (2001)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 野々垣直浩: "画像処理を対象としたPacked SIMD型命令セットを持つプロセッサのハードウェア/ソフトウェア協調合成システムにおける並列化Cコンパイラ"電子情報通信学会VLSI設計技術研究会技術研究報告. VLD2000. 31-36 (2001)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] 小田龍之介: "システムLSIを対象としたハードウェア/ソフトウェア分割システム"電子情報通信学会VLSI設計技術研究会技術研究報告. VLD2000. 37-42 (2001)

    • Description
      「研究成果報告書概要(和文)」より
  • [Publications] Shinji Nakamoto: "An Optimal Binding Algorithm in High-Level Synthesis System for Digital Signal Processing"Proc.of IPSJ DA Symposium98. 245-250 (1998)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Makoto Terajima: "A Hardware/Software Cosynthesis System for Processors with Content Addressable Memory"IEICE Technical Report. vol.OPSY98, no.85. 31-38 (1998)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Nozomu Togawa: "A Simultaneous Placement and Global Routing Algorithm for FPGAs with Power Optimization"Proc.of APOCAS'98. 125-128 (1998)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Daisuke Inoue: "A Simultaneous Placement and Global Routing Algorithm for FPGAs with Macro-Blocks"IEICE Technical Report. vol.VLD98, no.115. 123-130 (1998)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Tsuyoshi Nakamura: "A Hardware/Software Cosynthesis System for Digital Signal Processors with Two Types of Register Files and Its Compiler"IEICE Technical Report. vol.FTS98, no.132. 71-78 (1999)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Yohei Hasegawa: "A Dynamic Reconfigurable System Based on Multiple FPGAs and Its Applications"IEICE Technical Report. vol.VLD98, no.143. 17-24 (1999)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Nozomu Togawa: "A Hardware/Software Cosynthesis System for Digital Signal Processor Cores with Two Types of Register Files"The 12^<th> Workshop on Circuits and Systems in Karuizawa. 115-120 (1999)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Shinji Nakamoto: "An Optimal Binding Algorithm in High-Level Synthesis System for Digital Signal Processing"IPSJ Trans.. vol.40, no.4. 1565-1577 (1999)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Nozomu Togawa: "A High-Level Synthesis System for Control-Based Hardwares and It's Applications"Proc.of IPSJ DA Symposium99. 189-194 (1999)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Masayuki Yokoyama: "An HDL Generation Algorithm in Control-Based Hardwares"Proc.of IPSJ DA Symposium99. 195-200 (1999)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Masayuki Ienaga: "An Area/Time Optimizing Algorithm for Control-Based Hardware Synthesis"IEICE Technical Report. vol.VLD99, no.66. 15-22 (1999)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Yoshiharu Kataoka: "Area/Delay Estimation Techniques for Digital Signal Processor Cores"IEICE Technical Report. vol.VLD99, no.75. 1-8 (1999)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Takashi Sakurai: "A Hardware/Software Partitioning Algorithm for Digital Signal Processors with Two Types of Register Files"IEICE Technical Report. vol.VLD99, no.76. 9-16 (1999)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Nozomu Togawa: "A Hardware/Software Cosynthesis System for Digital Signal Processor Cores"IEICE Trans.On Fundamentals. vol.E-82A, no.11. 2325-2337 (1999)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Nozomu Togawa: "An Area/Time Optimizing Algorithm in High-Level Synthesis for Control-Based Hardwares"Proc.Of ASP-DAC 2000. 309-312 (2000)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Nozomu Togawa: "A Hardware/Software Cosynthesis System for Digital Signal Processor Cores with Two Types of Register Files"IEICE Trans.On Fundamentals. vol.E-83A, no.3. 442-451 (2000)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Masaru Suwa: "Layout Area/Delay Estimation Techniques in Behavioral Synthesis VLSIs"The 13^<th> Workshop on Circuits and Systems in Karuizawa. 125-130 (2000)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Tatsuhiko Wakui: "A Behavioral Synthesis System for Processors with Content Addressable Memories"Proc.Synthesis and System Integration of Mixed Technologies (SASIMI2000). 56-63 (2000)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Tingrong Zhao: "A High Performance Embedded Wavelet Video Coder"IEICE Trans.Fundamentals. vol.E83-A, no.6. 979-986 (2000)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Masayuki Ienaga: "A Fast Area/Time Optimizing Algorithm for High-Level Synthesis for Control-Based Hardwares"Proc.of IPSJ DA Symposium 2000. 27-32 (2000)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Tatsuhiko Yoden: "Area/Delay Estimation Techniques for Processors with Content Addresable Memory"IEICE Technical Report. vol.VLD2000, no.83. 83-88 (2000)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Tatsuhiko Wakui: "A Hardware/Software Cosynthesis System for CAM Processor"IEICE Technical Report. vol.VLD2000, no.84. 89-94 (2000)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Nozomu Togawa: "A Hardware/Software Partitioning Algorithm for Digital Signal Processor Cores with Two Types of Register Files"Proc.IEEE Asia-Pacific Conf.On Circuits and Systems (APCCAS2000). 544-547 (2000)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Nozomu Togawa: "CAM Processor Synthesis Based on Behavioral Descriptions"IEICE Trans.Fundamentals. vol.E83-A, no.12. 2464-2473 (2000)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Shinji Kozai: "A Parameterized Dynamic Reconfigurable System and Its Application"IEICE Technical Report. vol.VLD2000, no.114. 25-32 (2001)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Takashi Ishitobi: "A Scheduling Algorithm for a Dynamic Reconfigurable System Based on Multiple FPGAs"IEICE Technical Report. vol.VLD2000, no.115. 33-40 (2001)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Hiroshi Nakamura: "A Resource Binding Algorithm Based on Computation Time Estimation Using Heuristic Method and Branch-and-bound Method"IEICE Technical Report. vol.VLD2000, no.119. 17-24 (2001)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Yuichiro Miyaoka: "Area/Delay Estimation for Digital Signal Processor Cores"Proc.of ASP-DAC2001. 156-161 (2001)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Masahito Sonehara: "A Crosstalk Reduced Routing Algorithm Based on RC Equivalent Circuits"IPSJ Technical Report. vol.SLDM2001, no.100. 17-24 (2001)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Takayuki Yoda: "An Area/Delay Estimation Technique for Control-Based Hardware Synthesis"IPSJ Technical Report. vol.SLDM2001, no.100. 25-32 (2001)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Nobuhiro Nonogaki: "A Parallelizing Compiler in a Hardware/Software Cosynthesis System for Image/Video Processor with Packed SIMD Type Instruction Sets"IEICE Technical Report. vol.VLD2000, no.139. 31-36 (2001)

    • Description
      「研究成果報告書概要(欧文)」より
  • [Publications] Ryunosuke Oda: "A Hardware/Software Partitioning System for System LSIs"IEICE Technical Report. vol.VLD2000, no.140. 37-42 (2001)

    • Description
      「研究成果報告書概要(欧文)」より

URL: 

Published: 2002-03-26  

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