ニューロファジィのための新しいディジタル信号処理回路の開発

1999 Fiscal Year Annual Research Report

• Project/Area Number: 10650349
• Research Institution: Kumamoto National College of Technology
• Principal Investigator: 田畑 亨 熊本電波工業高等専門学校, 電子制御工学科, 教授 (20044456)
• Co-Investigator(Kenkyū-buntansha): 上野 文男 熊本電波工業高等専門学校, 校長 (10040453)
• Keywords: 信号処理 / CMOS構成回路 / 2進化冗長多進PD数 / 復号処理 / 高速並列処理演算 / ファジィ処理演算 / SPICEシミュレーション / レイアウトパターン設計

Research Abstract

桁数の非常に大きいパイナリデータをリアルタイムで高速演算処理するためのVLSI技術として、冗長性を有する数表現を用いることでけた上げの連鎖伝播遅延を解消できる並列処理演算方式を導入し、冗長表現多進数演算における新しい演算・復号のための高速処理機能を実現し、ニューロ、ファジイなどのアナログノンリニアな柔らかい情報を取り扱う演算処理において、入力連続量を多数桁の冗長符号表現された多進数のディジタル値に変換し、高速かつ高精度に処理する新しいディジタル信号処理回路の実現を目指した。
本年度は、電圧モードディジタル回路による実現を目的として、冗長表現多進PD数の各桁を2個の正の冗長論理値を有する複数ピットの2進化数で冗長表現する並列処理加減算・乗算手法を提案した。すなわち、非冗長プロセッサとの接続が容易で、高精度で高速なディジタル信号処理が可能な組合せ論理演算を用いた電圧モードCMOS構成2進化冗長6値4進PD数および4値2進PD数加減算回路の実現した。さらに、冗長表現多進PD数の冗長表現論理値が桁上げ保存機能を有することに着目し、桁上げ先見加算機能を利用した非冗長2進数復号アルゴリズムにより新しい復号回路を実現した。
そして、0.5μmCMOSプロセスに準拠した電圧モードCMOS回路の回路シミュレーションによって、演算処理時間がデータピット長に由らず約3ns一定となり、高速演算が達成されることを明らかにした。
これより、入力変数に対する並列、分散処理演算がコンパクトなアナログ回路により等価ディジタル演算が実現でき、アナログ的な演算誤差が解消され、信号の通過段数を増やすことなく演算精度が飛躍的に向上できるという可能性が期待できるものと思われる。

Research Products

• [Publications] Toru Tabata, Ueno Fumio, Kei Eguchi and Takahiro Inoue: "CMOS-Based Voltage-Mode Parallel Processing Adder and Substracter Using Binary Coded 4-Valued 2-Radix Positive-Digit Numbers"Proc. Of the 1999 International Symposium on Nonlinear Theory and its Application. Vol. 2. 581-584 (1999)
• [Publications] 田畑亨、地町仁志、江口啓、上野文男: "正の冗長表現2進化4値2進PD数加減算回路"平成11年度電気関係学会九州支部連合大会講演論文集. 1414. 748 (1999)