1999 Fiscal Year Annual Research Report
システムの複素及び超複素化による高度並列ディジタル信号処理
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10650378
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| Research Institution | Shibaura Institute of Technology |
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Principal Investigator |
渡部 英二 芝浦工業大学, システム工学部, 助教授 (40191746)
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| Co-Investigator(Kenkyū-buntansha) |
柳澤 健 芝浦工業大学, システム工学部, 教授 (20016314)
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| Keywords | ディジタル信号処理プロセッサ / 複素ディジタル信号処理 / ディジタル信号処理 / 伝達関数 / 回路構成 / ディジタルフィルタ / 並列処理 / 離散時間システム |
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| Research Abstract |
本研究は,システムを複素化および超複素化することにより高度並列ディジタル信号処理の実現をめざして研究するものである,本年度は,前年度に引き続いて,複素信号処理プロセッサのアーキテクチャについて研究を行ない,以下のような成果が得られた.
・マルチメディア分野では複素信号処理と実信号処理が同時に行われることが多くなってきたため、複素信号処理にも実信号処理にも適した構成の信号処理プロセッサが要求されていることを文献調査により見いだした.
・複素演算用の演算ユニットとしては,桁上げ伝搬のない回路を構成でき高速な複素演算回路が実現できるなどの特徴から,冗長数系に基づくものがこれまでに提案されている.本研究では,この演算回路に前年度の成果である複素乗算による実演算手法を用いることをまず検討した.しかしながら,従来のままの冗長数系に基づく複素演算ユニットでは,実部桁と虚部桁において重みが異なるなどの理由により,実演算処理においては必ずしも最大の性能を発揮できる構成をしていないことが分かった.
・そこで本研究では,実部桁と虚部桁とで共通の重みをもつ冗長複素数表現を考え出し,この表現に基づく部分積生成回路を導入した.これにより高速な実演算処理も可能な複素演算ユニットの構成に成功した.さらに,動作シミュレーションによりその有効性の確認を行った.
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[Publications] Yoshimasa Negishi: "A Complex Multiplier using Redundant Binary Adders with Partial Products Selector"Proceedings of 1999 International Technical Conference on Circuits/Systems,Computers and Communications. 84-87 (1999)
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[Publications] Yoshimasa Negishi: "A Complex Multiplier using Redundant Binary Adders for the Four Operands Real Multiply-Accumulation"1999 IEEE International Symposium on Intelligent Signal Processing and Communication Systems. 593-596 (1999)
