1999 Fiscal Year Annual Research Report

広域命令レベル並列によるマイクロプロセッサの高性能化に関する研究

Research Project

Project/Area Number	10680348
Research Institution	Nagoya University
Principal Investigator	安藤秀樹名古屋大学, 工学研究科, 助教授 (40293667)
Keywords	マイクロプロセッサ / マルチプロセッサ / 命令レベル並列
Research Abstract	本研究は、整数系プログラムに対して、命令レベルの並列性を効率良く引き出すための複数のプロセッサをチップ上に持つアーキテクチャと、それを最大限に利用するコンパイラ技術を開発することである。本年度の研究実績は以下の通りである。第一に、広域に存在する命令レベル並列を引き出すために必須である通信と同期のオーバヘッドを極めて小さくする機構の詳細を決定した。この機構は、通信と同期のオーバヘッドを、従来の数十サイクルから、2サイクルという極めて小さな値に抑えることができる。しかも、クロックサイクルに悪影響を与えることがないよう、十分に単純な機構である。第二の成果は、本アーキテクチャの詳細な評価を行ない、提案機構による性能改善について詳細な解析を行なった。本解析により、提案機構の有効性を確認するとともに、今後の問題点を明らかにすることができた。第三の成果は、命令レベルの並列性を引き出すために鍵となる基本的技術である分岐予測の精度を改善し、コストを低減させる機構を提案したことである。第四の成果は、複数のプロセッサで共有する命令キャッシュを有効に利用するためのコード配置アルゴリズムを考察したことである。このアルゴリズムはキャッシュライン上での競合を基本ブロック単位で回避する。第五の成果は、プロセッサを分割しクロック速度を向上させる技術を提案したことである。本機構は、分割したプロセッサ間での通信が実行サイクル数に与える影響を最小化することができる。第六の成果は、複数のメモリアクセス要求に対して低レイテンシで応答するメモリシステムの構成と命令発行方式について提案したことである。

Research Products

(11 results)

All Other

All Publications (11 results)

[Publications] Ryotaro Kobayashi: "A Cost-Effective Branch Target Buffer with a Two-Level Table Organization"Proceedings of the Second International Symposium on Low-power and High-Speed Chips. 267-267 (1999)
[Publications] 野口良太: "分岐方向の偏りを利用し破壊的競合を低減する分岐予測機構"情報処理学会論文誌. 40・5. 2119-2131 (1999)
[Publications] 橋本敬介: "命令キャッシュミス削減のための基本ブロック単位でのコード再配置手法"1999年並列処理シンポジウム JSPP'99. 31-38 (1999)
[Publications] 山田祐司: "2レベル表構成の導入による分岐先バッファの容量削減"1999年並列処理シンポジウム JSPP'99. 103-110 (1999)
[Publications] 小林良太郎: "デークフロー・グラフの最長パスに着目したクラスタ化スーパスカラ・プロセッサにおける命令発行機構"情報処理学会研究報告. 99ARC・134. 181-186 (1999)
[Publications] Ryotaro Kobayashi: "An On-chip Multiprocessor Architecture with a Non-Blocking Synchronization Mechanism"Proceedings of the 25th EUROMICRO Conference. 432-440 (1999)
[Publications] 小川行宏: "オンチップマルチプロセッサアーキテクチャ SKYの評価"情報処理学会研究報告. 99ARC・135. 17-24 (1999)
[Publications] 嶋田創: "クロスバスイッチをなくしたマルチバンクキャッシュ"情報処理学会研究報告. 99ARC・135. 75-80 (1999)
[Publications] 片山清和: "分岐フィルタリングによる両パス実行性能の改善"2000年並列処理シンポジウムJSPP2000. (発表予定). (2000)
[Publications] 戸田聡: "値予測を用いた分岐予測"2000年並列処理シンポジウムJSPP2000. (発表予定). (2000)
[Publications] 嶋田創: "クロスバスイッチをなくしたマルチバンクキャッシュ"2000年並列処理シンポジウムJSPP2000. (発表予定). (2000)

1999 Fiscal Year Annual Research Report

広域命令レベル並列によるマイクロプロセッサの高性能化に関する研究

Principal Investigator

安藤 秀樹 名古屋大学, 工学研究科, 助教授 (40293667)

Research Products

[Publications] Ryotaro Kobayashi: "A Cost-Effective Branch Target Buffer with a Two-Level Table Organization"Proceedings of the Second International Symposium on Low-power and High-Speed Chips. 267-267 (1999)

[Publications] 野口良太: "分岐方向の偏りを利用し破壊的競合を低減する分岐予測機構"情報処理学会論文誌. 40・5. 2119-2131 (1999)

[Publications] 橋本敬介: "命令キャッシュミス削減のための基本ブロック単位でのコード再配置手法"1999年並列処理シンポジウム JSPP'99. 31-38 (1999)

[Publications] 山田祐司: "2レベル表構成の導入による分岐先バッファの容量削減"1999年並列処理シンポジウム JSPP'99. 103-110 (1999)

[Publications] 小林良太郎: "デークフロー・グラフの最長パスに着目したクラスタ化スーパスカラ・プロセッサにおける命令発行機構"情報処理学会研究報告. 99ARC・134. 181-186 (1999)

[Publications] Ryotaro Kobayashi: "An On-chip Multiprocessor Architecture with a Non-Blocking Synchronization Mechanism"Proceedings of the 25th EUROMICRO Conference. 432-440 (1999)

[Publications] 小川行宏: "オンチップマルチプロセッサアーキテクチャ SKYの評価"情報処理学会研究報告. 99ARC・135. 17-24 (1999)

[Publications] 嶋田創: "クロスバスイッチをなくしたマルチバンクキャッシュ"情報処理学会研究報告. 99ARC・135. 75-80 (1999)

[Publications] 片山清和: "分岐フィルタリングによる両パス実行性能の改善"2000年並列処理シンポジウムJSPP2000. (発表予定). (2000)

[Publications] 戸田聡: "値予測を用いた分岐予測"2000年並列処理シンポジウムJSPP2000. (発表予定). (2000)

[Publications] 嶋田創: "クロスバスイッチをなくしたマルチバンクキャッシュ"2000年並列処理シンポジウムJSPP2000. (発表予定). (2000)

安藤秀樹名古屋大学, 工学研究科, 助教授 (40293667)