| Research Abstract |
VLSIは,シスデム・オン・シリコン,ディープサブミクロンと呼ばれる時代に突入し,レイアウト設計において,回路規摸の増大による設計期間の長期化,回路の高速化と配線に微細化による動作周期に対する配線遅延の割合の増大,配線の微細化による遅延評価の複雑化など,多くの問題が指摘されている.本研究では,これらの問題に対処するレイアウト設計自動化の技術提案とそれら技術に基づくシステム開発を目標としている.本年度は,配置技術として提案しているBSG,Sequence-Pair方式を拡張し,次世代フロアプラナとモジュールジェネレータの基幹技術の提案を行なった.
(a) 設計期間短縮のための既設計の再利用手法:従来のBSGによる配置方式では,入力は矩形ブロックに限定されていたが,BSGを多重化するMulti-BSGを提案し,L型,T型を含む凸型レクトリニアブロックの配置も可能とした.
(b) RTL設計を支援する高性能フロアプラナ:RTL設計におけるネットリストは,機能モジュールを構成する階層構造をしている.しかし,レイアウトを行なう場合,各階層でのモジュールの規模は,不均等である場合がある.そこで,BSGによる配置方式に階層技術を取り入れ,モジュールの配置とネットリストの階層構造を再構築を同時に行なう手法を提案した.
(c) 高性能マクロ設計のための同時配置配線手法:BSGは配置に対し不変的な構造を導入しているが,複雑な評価,制約を配置段階で考慮するためには,配置,配線に対し不変的な構造の導入が求められる.そこで,BSGの構造上で配線の位相経路を表現し,その位相経路を2層配線として実現する手法を提案した.これにより,配置の段階での配線領域,配線容量,遅延等の正確な見積りを可能とした.
これらの技術提案は,今後,実システムとして開発される必要があるが,必ずや現在のVLSI設計の直面する問題を解決する道にあると信じられる.
|
