面積・時間積最小化に基づく最高性能知識集積システム用VLSIプロセッサの開発

1998 Fiscal Year Annual Research Report

• Project/Area Number: 10780162
• Research Institution: Tohoku University
• Principal Investigator: 張山 昌論 東北大学, 大学院・情報科学研究科, 助手 (10292260)
• Keywords: 衝突警報システム / 軌道計画 / 知能集積システム / 面積・時間積最小化

Research Abstract

本研究では,高安全自動車や家庭用サービスロボットなどにおいて重要となる,自動車(またはロボット)と障害物の衝突をチェックする衝突チェックVLSIプロセッサを開発し,それに基づいた衝突警報システムを構築し,その総合的評価を行うことを目的としている.このような目的のために,本年度は以下の成果を得た.
1. VLSI向き衝突チェックアルゴリズムの確立 VLSIでの実現のためには,処理の規則性・並列性が重要となる.そこで,障害物の表面離散点に対する座標変換,照合の繰り返しにより,衝突チェックを行うVLSI向き衝突チェックアルゴリズムを提案し,そのシミュレーションを行った.そのアルゴリズムにおいては,障害物と自動車の表面離散点座標の照合の演算量が膨大となる.そこで,並列照合演算が可能な連想メモリを用いたハードウェアアルゴリズムを提案した.
2. 面積・時間積最小化に基づく衝突チェックVLSIプロセッサの最適設計 完全並列照合が可能な連想メモリに基づいた,並列プロセッサアーキテクチャを提案した.並列性の高いVLSI向きアルゴリズムに基づいた稼働率100%の負荷分散型の並列処理に着目し,複数の同一種類の処理モジュール(PE)から構成される.
このクラスの並列処理においては,全体の最適設計,例えば,面積制約下での処理時間最小化は,1個のPEの面積・時間積に帰着されることを見いだし,面積・時間積最小化を指向した衝突チェックVLSIプロセッサの最適設計法を提案した.さらに,この方法は一般の並列処理プロセッサの設計法へも応用可能であることを示した.
3. 衝突チェックVLSIプロセッサの基本回路の試作 衝突チェックVLSIプロセッサの基本回路をFPGA(書換可能集積回路)により試作し,機能レベルのチェックを行った.また,現在基本回路のフルカスタムによるチップ試作を行っている.

Research Products

• [Publications] M.Hariyama: "Design of a Collision Detection VLSI Processor Basedon Minimization of Area-Time Products" Proc.IEEE International Conference on Robotics and Automation. 3691-3696 (1998)
• [Publications] M.Hariyama: "Optimal Design of a Parallel VLSI Processor Basedon Minimization of Area-Time Products and Its Application" Proc.the Workshop on Synthesis and System Integlation. 179-185 (1998)