2001 Fiscal Year Annual Research Report
コアベースシステムLSIの機能および性能の検証とテスト手法の研究
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11450143
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| Research Institution | Kyushu University |
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Principal Investigator |
安浦 寛人 九州大学, 大学院・システム情報科学研究院, 教授 (80135540)
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| Co-Investigator(Kenkyū-buntansha) |
松永 裕介 九州大学, 大学院・システム情報科学研究院, 助教授 (00336059)
山下 雅史 九州大学, 大学院・システム情報科学研究院, 教授 (00135419)
村上 和彰 九州大学, 大学院・システム情報科学研究院, 教授 (10200263)
澤田 直 九州大学, 大学院・システム情報科学研究院, 助手 (70235464)
岩井原 瑞穂 京都大学, 大学院・情報学研究科, 教助授 (40253538)
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| Keywords | コアベース設計 / システムLSI / テスト / テスト時間 / BIST / 外部テスト / 性能テスト / 遅延時間のばらつき |
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| Research Abstract |
集積回路技術の進歩に伴い,プロセッサやメモリ,専用回路,センサなど種々の回路を一つのシリコンチップに集積したシステムLSIが製造できる時代になってきた.高性能かつ高機能なシステムLSIを実現できるようになった一方,これらのシステムLSIを高精度に低コストで検査することはシステムLSIを製造する上で非常に重要な要素技術となる.設計されるシステムLSIの規模が大きくなると,既設計の部分回路を新しい設計の中で再利用することで、設計の効率化を図る技術が重要になる.このような既設計の部分回路(IPコア)の機能および性能のテストは,システムLSI設計における新しい技術課題となる.
本研究は,システムLSIのための新しい機能および性能に対する検証とテスト手法の確立を目指すものである.特に,IPコアと呼ばれる再利用可能な部分回路を組み合わせて設計するコアベースシステムLSIにおける効率的な検証とテスト手法を提案した.システムLSIの機能のテスト手法として,CBET(Combination of BIST and External Test)法を提案した.CBET法はシステムLSIのテスト時間を劇的に削減できることを理論的かつ実験的に示した.また,製造段階のトランジスタのしきい値などのばらつきを考慮して,コアやシステム全体の性能や歩留まりを予測する手法についても検討した.枝の重みが正規分布で与えられるグラフを議論することによって,システムLSIの性能見積もり手法を理論的に確立した.本手法によって,過度にマージンを取ることなくLSIの性能見積もりを行うことができた.
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[Publications] 杉原 真, 安浦 寛人: "システムLSI時代における新テスト技術"情報処理学会論文誌. 第42巻第3号. 409-418 (2001)
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[Publications] V.Iyengar, H.Date, M.Sugihara, K.Chakrabarty: "Hierarchical intellectual property protection using partially-mergeable cores"IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences. Vol.E84-A, no.11. 2632-2638 (2001)
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[Publications] M.Sugihara, H.Yasuura: "Optimization of test accesses with a combined BIST and external test scheme"IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences. Vol.E84-A, no.11. 2731-2738 (2001)
