2001 Fiscal Year Annual Research Report
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11555095
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| Research Institution | KYOTO UNIVERSITY |
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Principal Investigator |
小野寺 秀俊 京都大学, 情報学研究科, 教授 (80160927)
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| Co-Investigator(Kenkyū-buntansha) |
神原 弘之 京都高度技術研究所, エレクトロニクス室長
橋本 昌宜 京都大学, 情報学研究科, 助手 (80335207)
小林 和淑 京都大学, 情報学研究科, 助教授 (70252476)
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| Keywords | 製造ばらつき / 統計解析 / 統計的遅延解析 / チップ内ばらつき / チップ間ばらつき / VLSI / 階層設計 / アナログ回路 |
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| Research Abstract |
本年度は、12年度までの課題を更に検討するとともに、大規模集積回路で問題となるチップ内ばらつきのモデル化と、統計的遅延解析技術を開発した。また、階層的特性解析技術をPLL回路の特性解析に適用した。
1.トランジスタ特性におけるチップ内ばらつきのモデル化
ばらつきを考慮した回路設計では、チップ間のばらつきのみならず、チップ内でのばらつきを考慮する必要がある。チップ内ばらつきとチップ間ばらつきのモデル化手法と、そのモデルパラメータの抽出手法を開発した。従来、チップ間ばらつき成分とチップ内ばらつき成分とを分離して求めることが困難であったが、ウェファー内における電流値ばらつきの測定値から、チップ内ばらつきパラメータを分離する方法を示した。また、0.13μmプロセスでTEGを試作し、トランジスタの電流特性におけるチップ内ばらつき成分とチップ間ばらつき成分の割合を調べた。
2.統計的遅延解析技術の開発
チップ内ばらつきのような局所的なばらつき量を、ランダムな統計量として捉え、静的統計遅延解析を行なう技術を開発した。本技術を用いることにより、モンテカルロ解析を行なうことなく、統計的な最悪遅延値が高速に解析できるようになった。本解析技術を用いて、遅延や消費電力の最適化が統計的な遅延特性に与える影響を調べ、性能最適化回路が遅延ばらつきに強く影響されることを示した。
3.階層的特性解析技術のPLL設計への応用
本研究で開発した階層的特性解析技術を使用して、PLL回路の設計を行なった。PLL回路の特性を向上させる可変遅延回路が、PLLのシステム特性に及ぼす影響を効果的に評価することができた。
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Research Products
(3 results)
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[Publications] Takeo Yasuda: "A Dynamically Phase Adjusting PLL for Improvement of Lock-up Performance"IEICE Trans. on Fundamentals. E84-A. 2793-2801 (2001)
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[Publications] 岡田健一: "チップ内でのばらつきを考慮したトランジスタ特性ばらつきモデル化手法"情報処理学会DAシンポジウム2001論文集. 241-246 (2001)
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[Publications] Masanori Hashimoto: "Increase in Delay Uncertainty by Performance Optimization"Proc. IEEE International Symposium on Circuits and Systems. V. 89-92 (2001)
