冗長算術演算アルゴリズムを駆使したコンフィギャラブルシグナルプロセッサの開発

2001 Fiscal Year Annual Research Report

• Project/Area Number: 11558028
• Research Institution: Tohoku University
• Principal Investigator: 樋口 龍雄 東北大学, 大学院・情報科学研究科, 教授 (20005317)
• Co-Investigator(Kenkyū-buntansha): 青木 孝文 東北大学, 大学院・情報科学研究科, 助教授 (80241529)
• Keywords: ハードウェアアルゴリズム / 集積回路 / VLSI / データパス / 算術演算アルゴリズム / 冗長数系 / FPGA / デイジタル信号処理

Research Abstract

平成13年度は,多値集積回路技術に基づくコンフィギャラブルシグナルプロセッサの設計・試作を行った.さらに,さまざまな冗長算術演算アルゴリズムを用いたシグナルプロセッサの計算機援用設計(CAD)技術を検討した.
1.各種通信システムなどの用途において,数10(8160)16100MHz程度のサンプリング周波数を有する高速FIRフィルタが要求されている.昨年度の研究では,これをマッピング可能なコンフィギャラプルシグナルプロセッサをSW数系と2値集積回路技術を用いて試作した.この結果,回路規模が増大した場合に,膨大なプログラマブル配線に起因する性能限界が問題になることが明らかになった.この問題を解決するために,最大5レベルの双方向電流信号を用いる電流モード多値集積回路技術を考案し,これに基づく新しいコンフィギャラブルシグナルプロセツサを設計・試作した.2値論理による試作と比較して,回路面積を約50%に減少できるとともに,消費電力をサンプリング周波数に応じて4%(8160)1640%程度削減できることが明らかになった.LSIテスタによるチップ測定の結果,回路の一部に設計ミスが発見されたため,現在,設計修正を行っている.
2.ディジタル信号処理で必須になる加算,乗算,積和演算,除算,CORDIC演算,複素数演算のための冗長算術演算アルゴリズムの体系化を行った.さらに,冗長算術演算アルゴリズムに基づくシグナルプロセッサを記述・検証・合成するための新しいCAD技術を検討した.具体的には,進化的グラフ生成手法(EGG)による各種算術演算回路の自動合成システムを構築した.さらに,算術アルゴリズム記述言語ARITHを提案し,その処理系(形式的検証系・HDLコード生成系)を開発した.今後,ARITH記述によって正当性を保証した形で,冗長算術演算アルゴリズムの汎用ライブラリを構築していく予定である.

Research Products

• [Publications] Toshiki Terasaki: "Evolutionary Synthesis of Bit-serial Arithmetic Circuits"情報処理学会論文誌. 42・4. 975-982 (2001)
• [Publications] Naofumi Homma: "Evolutionary Graph Generation System with Transmigration Capability for Arithmetic Circuit Design"Proceedings of hte IEEE International Symposium on Circuits and Systems. V・171-V・174 (2001)
• [Publications] Masanori Natsui: "Synthesis of Multiple-Valued Arithmetic Circuits Using Evolutionary Graph Generation"Proceedings of the 31st IEEE International Symposium on Multiple-Valued Logic. 253-258 (2001)
• [Publications] Masanori Natsui: "Evolutionary graph generation with terminal-color constraint for heterogeneous circuit synthesis"Electronics Letters. 37・13. 808-810 (2001)
• [Publications] Jun Sakiyama: "Counter Tree Diagrams for Fast Addition Algorithms"Proceedings of the Second Korea-Japan Joint Symposium on Multiple-Valued Logic. 36-39 (2001)
• [Publications] Masahiro Dekine: "Formal Definition of the Functional Verification Procedure for Arithmetic Description Language : ARITH"Proceedings of the Second Korea-Japan Joint Symposium on Multiple-Valued Logic. 162-165 (2001)
• [Publications] Dingjun Chen: "Distributed Evolutionary Design of Constant-Coefficient Multipliers"Proceedings of the 8th IEEE International Conference on Electronics, Circuits and Systems. 1. 249-252 (2001)
• [Publications] Dingjun Chen: "Design of Constant-Coefficient Multipliers"Proceedings of the 4th International Conference on ASIC. 416-419 (2001)
• [Publications] Takafumi Aoki: "Design of High-Radix VLSI Dividers without Quotient Selection Tables"IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences. E84・A・11. 2623-2631 (2001)
• [Publications] Masanori Natsui: "Evolutionary Graph Generation System with Terminal-Color Constraint--An Application to Multiple-Valued Logic Circuit Synthesis--"IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences. E84・A・11. 2808-2810 (2001)
• [Publications] Dingjun Chen: "Pragmatic method for the design of fast constant-coefficient combinational multipliers"IEE Proceedings--Computers and Digital Techniques. 148・6. 196-206 (2001)
• [Publications] Dingjun Chen: "Parallel Evolutionary Design of Constant-Coefficient Multipliers"IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences. E85・A・2. 508-512 (2002)