1999 Fiscal Year Annual Research Report
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11750283
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| Research Institution | The University of Tokyo |
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Principal Investigator |
池田 誠 東京大学, 大規模集積システム設計教育研究センター, 講師 (00282682)
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| Keywords | 時間領域方式 / 距離最小探索回路 / winner-take-all回路 / 自動設計 / デジタルLSI / 動作速度 / 製造ばらつき / 歩留まり |
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| Research Abstract |
本年度は、これまでの時間領域最小距離検出回路方式におけるWinner-take-all回線の改良を行い、演算完了信号をWinner信号の確定前に出力することで、本方式を同期回路方式のみならず非同期回路方式等においても適用可能とした。
また、本時間領域を利用した回路方式においては、その遅延時間差により距離を判定するため、製造ばらつきなど素子ばらつきによる遅延時間のばらつきによって誤動作する可能性がある。そこで、本研究において、遅延時間をモデル式で表現し本方式のビット幅、参照ベクトル数および素子ばらつきの大きさを与えることで誤り率(製造歩留まり)を導く事を可能とした。これにより、設計の際に動作速度と製造歩留まりの目標値を与えることでトランジスタ寸法を容易に求めることが可能となった。
さらに、本方式をデジタルLSI設計において容易に適用するために、本方式を適用した機能メモリのライブラリセル化を行った。本ライブラリセル化に際しては、使用するビット幅、参照ベクトル数を与えるとシミュレーションモデル、合成モデル、配置配線モデル、レイアウトが自動生成されるのが最終目標であるが、ここではその各要素モデルを個々に作成し自動設計ツールで使用可能なライブラリを作成した。本ライブラリを用いて、自動設計にて試作したチップの測定を行うことで、ライブラリ化が正常に出来ていることを検証するとともに、改良版の時間領域最小距離検出回路方式の性能の評価を行った。
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[Publications] M.Ikeda: "Standard Design Flows of Logic LSIs in Japanese Universities and VDEC"Proc.of MSE 99. 8-9 (1999)
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[Publications] K.Asada: "Associative memory with minimum hammingdistance detector and its application to bus data encoding"Proc.of AP-ASIC 99. 16.1 (1999)
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[Publications] K.Asada: "Approaches for Reducing Power Consumption in VLSI Bus Circuits"IEICE Trans.Electron.Vol.E83-C. No.2. 153-160 (2000)
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[Publications] M.Ikeda: "DVDT : Design for Voltage Drop Test using Onchip-Voltage Scan Path"Proc.of ISQED 2000. No.2(掲載予定). (2000)
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[Publications] M.Ikeda: "A New Trial on HDL Exercise Class for Undergraduate Scholl in EE Department"Proc.of EWME 2000. (掲載予定). (2000)
