分散型組込み自己テストによる論理回路のテスト容易化に関する研究

1999 Fiscal Year Annual Research Report

• Project/Area Number: 11750299
• Research Institution: Akita University
• Principal Investigator: 横山 洋之 秋田大学, 工学資源学部, 講師 (80250900)
• Keywords: 故障検査 / テスト / 組込みテスト / ランダムテスト / テスト容易化

Research Abstract

LSIのテストを効率良く行う手法として組込みテスト回路を被テスト回路内に分散させて配置する手法について検討を行っている.組込みテスト回路におけるテストパターン生成手法として,ハードウェアで比較的容易に実現可能であることから,重み付きランダムテストパターン生成を用いることとした.被テスト回路内に複数の組込みテスト回路を配置する際,組込みテスト回路を配置する回路部分を決定することが重要である.この手法として,各論理ゲートの入出力信号線における1出現確率の関係に仮想的な弾性力と復元力を想定し,シミュレーテッドアニーリングにより被テスト回路全体で仮想弾性エネルギーが最小になるようにすることで,重み付きランダムテストパターンにおける有効な重みを決定する手法の検討を行った.エネルギーを最小にする過程で,残留する仮想弾性エネルギーが大きい回路部分,すなわち,ゲートの入出力信号線における1出現確率の関係が,本来の値から大きくずれている個所では,その回路部分前後の可制御性,あるいは可観測性が低いと仮定し,そこに組込みテスト回路を配置すればテスタビリティが向上し有効なテストが行えると考えた.これらの考察に基づきシミュレーション実験を行った結果,小規模な回路においてはシミュレーテッドアニーリングの収束が速く,有効な重み付きランダムテストパターン生成器を構成することが可能であったが,大規模な回路になると収束に時間を要するとともに,残留する仮想弾性エネルギーの大きい個所が膨大になり,有効なテストを行うことができなかった.そのため,今後,有効なアニーリング方法,および初期状態の設定について考察する予定である.また,重み付き組込みテスト回路について,様々なタイプの構成について設計を行い,それらの有効性について検討を行っている.