| Research Abstract |
本研究は,大規模集積回路(VLSI)に対するテスト容易化設計の最適化手法の提案を目指すものである.これまでに提案された種々のテスト容易化設計法の特長,欠点を見極め,その考察をもとに新たな,実用的かつ統合的なテスト容易化設計法の提案を目標としている.
本年度は,既存の各テスト容易化設計法の特徴(利点,欠点)を具体的に解析することを目標とし,研究を行った.具体的な内容として,評価用として公開されている種々のベンチマーク回路,および,より解析を行うために,追加した回路例に対し,代表的で,かつ,比較的効果の高い完全スキャン設計,直交スキャン設計,H-SCAN/H-SCAN+設計を適用し,テスト実行時間,ハードウエアオーバーヘッド等について評価を行った.また,今日の大規模高機能化したVLSIに対しては,組み込み自己テスト法(BIST)の適用は,必要かつ一般的になると考え,上記テスト容易化設計法の他に,BIST設計法の有効性についても,合わせて評価,解析を行った.結果として,実回路の性質と,その性質に対する各テスト容易化設計法の有効度,欠点が明確になった.重要な成果としては,データパス部のビット幅(桁数)と分岐数が,テスト容易化設計した回路のテスト実行時間,オーバーヘッドに特に影響し,かつ,その影響度が手法ごとに異なることが具体的に明らかにされたことが挙げられる.
以上の成果は,研究会,学会等で報告するまでには至らなかったが,来年度に予定する,新たなテスト容易化設計技術の考案のために,十分な結果が得られ,したがって,今年度の研究目標は,ほぼ計画通り達成できたといえる.来年度は,今年度の調査解析結果をもとに,新たなテスト容易化設計の提案を目指す.
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