2000 Fiscal Year Annual Research Report
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11780234
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| Research Institution | Kyushu Institute of Technology |
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Principal Investigator |
梶原 誠司 九州工業大学, 情報工学部, 助教授 (80252592)
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| Keywords | テストパターン生成 / 論理回路 / VLSI / 故障検査 / 遅延故障 / 縮退故障 / VLSI CAD |
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| Research Abstract |
本年度は,昨年度開発したテスト生成アルゴリズムを基本とした,パス遅延故障を検出するためのテスト生成システムを開発した.パス遅延故障モデルは高性能なVLSIのテストに有効であることが知られている.その一方で,回路中のテスト対象となるパス数が多くなること,さらに,テスト不能なパスが存在することが,テスト生成を困難にする大きな理由となっていた.本年度の研究では,テスト不能パス解析を伴う最長パスの選択アルゴリズムを考案し,高い故障検出率をもたらすテスト生成システムを開発した.
本システムでは,まず,活性化できる可能性が高く回路のすべての信号線を被覆するパスの集合を抽出する.パス選択の基準は,
(1)テスト不能パス解析において,テスト不能と判定されていないこと.
(2)回路内の各信号線について,その信号線を含むテスト可能な最長パスであること.
の2つの条件を同時に満たすことである.次に,選択したパスに対して,テスト生成を行う.テスト生成の対象となるパス数を10万本程度まで絞り込むことができるため,テスト生成は現実的に対処可能な時間内に終了する.また,選択したパスはテスト不能である割合が小さく,生成されたテストパターンの故障検出率も非常に高いものとなる.ISCAS-85,およびISCAS-89のベンチマーク回路に対する実験では,選択したパスのテスト生成により平均97%の信号線について,テスト可能な最長パスのテスト生成を行うことができた.テスト不能パス解析を含まないテスト生成では平均68%の信号線の最長パスしかテスト生成できないため,本システムはテストパターンの高品質かに大きく貢献することができるといえる.
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[Publications] Hideyuki Ichihara: "On Processing Order for Obtaining Implication Relations in Static Learning"IEICE Trans.Info.and Syst.. E83-D・10. 1908-1911 (2000)
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[Publications] 浅川毅: "トランジション故障を検出するBIST指向テストパターン発生回路"電子情報通信学会論文誌D-I. J84-D-I・2. 165-172 (2001)
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[Publications] 梶原誠司: "最小テスト集合でテスト可能な加算器について"情報処理学会論文誌. 採録決定. (2001)
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[Publications] Sudhakar M.Reddy: "On Validating Data Hold Times for Flip-flops in Sequential Circuits"IEEE International Test Conference. 317-324 (2000)
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[Publications] Atsushi Murakami: "Selection of Potentially Testable Path Delay Faults for Test Generation"IEEE International Test Conference. 376-384 (2000)
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[Publications] Seiji Kajihara: "Enhanced Untestable Path Analysis Using Edge Graphs"9th IEEE Asian Test Symposium. 139-144 (2000)
