超高速瞬時処理アーキテクチャ

2000 Fiscal Year Annual Research Report

• Project/Area Number: 12044206
• Research Category: Grant-in-Aid for Scientific Research on Priority Areas (A)
• Research Institution: The University of Tokyo
• Principal Investigator: 南谷 崇 東京大学, 先端科学技術研究センター, 教授 (80143684)
• Co-Investigator(Kenkyū-buntansha): 中村 宏 東京大学, 先端科学技術研究センター, 助教授 (20212102) ; 寺田 浩詔 高知工科大学, 情報システム工学科, 教授 (80028985)
• Keywords: 非同期式パイプライン / 多重並列演算方式 / 事象駆動原理 / データフローアーキテクチャ / 自己タイミング制御方式 / メモリアーキテクチャ / SCIMA

Research Abstract

1.本年度は、非同期事象駆動原理に基づく複合VLSIシステムのチップアーキテクチャ・モデルとして、Cascade ALUアーキテクチャを採用した32ビット非同期スーパースカラプロセッサTITAC-3の性能評価を行った。現行のout-of-order実行アーキテクチャを用いたプロセッサでは、メモリに基づく構造でクリティカルパスが決定されるため、今後のプロセス微細化による性能の大幅な向上を期待することができないが、Cascade ALUアーキテクチャを採用したTITAC-3の性能はALU遅延のみの減少で大幅に向上し、プロセス微細化に対する性能スケーラビリティがあることがわかった。
2.超高速処理性と省電力性能に優れた自己タイミング型パイプライン機構を徹底的に採用した複合化集積システム・アーキテクチャを構築する観点から、超高速ネットワークプロセッサへの応用に向けて、(1)超高速入出力機構等に適したパイプライン間データ転送制御回路、(2)メモリアクセスとその前処理・後処理を複合した命令のパイプライン実現による超高速IPアドレス検索方式を考案し、50MPPS(Packets Per Second)超の性能を達成できる見通しを得た。
3.制御駆動ではなくデータ駆動原理を用いて外部から処理部へデータを迅速に渡すアーキテクチャについての検討を行った。本年度は特にメモリアクセスのトレース採取、及びメモリアクセスと外部データ処理部をシミュレートするためのベースとなるシミュレーション環境を作成し、評価を行った。評価結果から、現行のアーキテクチャでは処理部と外部のメモリ間のデータ転送の際にかかるレーテンシが処理部の高速な実行を妨げていること、及びデータの転送粒度を大きくすることでレーテンシの影響を低減できることがわかった。

Research Products

• [Publications] Rafael Morizawa: "A specification style of four-phase handshaking asynchronous controllers and the optimization of its return-to-zero phase."IEICE Trans. on Fundamentals of Electronics,Information and Communication,Vol.E-83-A. 12. 2446-2455 (2000)
• [Publications] M.Ozawa: "A cascade ALU architecture for asynchronous superscalar processors"IEICE Trans.on Electronics,Vol.E84-C. 2. 229-237 (2001)
• [Publications] Rafael Morizawa: "A four-phase handshaking asynchronous controller specification style and its idlephase optimization"Proc.International Conf. on Chip Design Automation. Aug.. 439-447 (2000)
• [Publications] M.Tsukisaka: "A testable design for asynchronous fine-grain pipeline circuits."Proc.of 7th Pacific Rim International Conference on Dependable Computing. Dec.. 148-155 (2000)
• [Publications] Nattha Sretasereekul: "Eliminating Isochronic-fork constraints in quasi-delay-insensitive circuits."Proc.ASP-DAC2001. Jan.. 437-442 (2001)
• [Publications] M.Ozawa: "Performance evaluation of Cascade ALU architecture for asynchronous superscalar processors."Proc.ASYNC2001. Mar.. (2001)
• [Publications] 福田伸樹: "非同期式浮動小数点加減算回路の構成と評価"電子情報通信学会技術研究報告,VLD2000. Nov.. 131-136 (2000)
• [Publications] 今井雅: "遅延情報を利用した非同期式RTL設計モデルの提案"電子情報通信学会技術研究報告,VLD2000. Nov.. 137-142 (2000)
• [Publications] Metehan Ozcan: "Verification of timing constraints for fine-grain pipelined asynchronous data-path circuits."電子情報通信学会技術研究報告,VLD2000. Nov.. 143-148 (2000)
• [Publications] 近藤正章: "キャッシュラインを考慮した3次元PDE solverの最適化手法"情報処理学会研究報告,ARC-142. Mar.. 91-96 (2001)
• [Publications] 別役: "セルフタイム型パイプラインのデータ転送制御回路の一検討"第62回情報処理学会全国大会,4P-1. Mar.. (2001)
• [Publications] 森川: "IPアドレス検索処理の超高速パイプライン実現法"第62回情報処理学会全国大会,5T-7. Mar.. (2001)