超高速瞬時処理アーキテクチャ

2002 Fiscal Year Annual Research Report

• Project/Area Number: 12044206
• Research Institution: The University of Tokyo
• Principal Investigator: 南谷 崇 東京大学, 先端科学技術研究センター, 教授 (80143684)
• Co-Investigator(Kenkyū-buntansha): 中村 宏 東京大学, 先端科学技術研究センター, 助教授 (20212102)
• Keywords: カスケードALUアーキテクチャ / 非同期式システム / メモリアーキテクチャ / SCIMA / 設計支援CADシステム / AINOS / SDIモデル / コンパイラ

Research Abstract

本研究では、超高速瞬時処理を実現するVLSIアーキテクチャとして、命令実行の際にALUを直列接続してRAW依存を解決するカスケードALUアーキテクチャを提案した。現行のアウトオブオーダアーキテクチャでは、大規模化により配線長が増加する部分でクリティカルパスが決まるため、今後のプロセスにおいて並列度とクロックを同時に向上させることが困難となるが、カスケードALUアーキテクチャでは、配線長が増加しない部分でクリティカルパスが決まるため、並列度とクロックの同時向上が維持できる。本年度は、大規模化に関しても性能のスケーラビリティがあることをサイクルレベルシミュレータにより確認した。さらに、大規模化の際に問題となるカスケードALU内での長距離配線を減少させるブロック化手法を提案し、サイクルレベルシミュレータを用いて評価してその有効性を確認した。また、カスケードALUアーキテクチャは実行する命令列の依存関係でサイクルタイムが変動するため、要求-応答ハンドシェイクプロトコルに基づいてデータ転送を行う非同期式実装に向いている。そこで、非同期事象駆動原理に基づく複合VLSIの設計支援環境として、遅延情報を利用した最適化を行うことが出来るSDIモデルに基づく非同期式システム設計支援CADシステム「AINOS」を開発し、超高速瞬時処理システムの設計容易化を実現した。
また、知的瞬時処理に適したメモリアーキテクチャとして、メモリ階層自体の再構成とメモリ階層間データ転送をソフトウェアから制御するアーキテクチャを提案しており、今年度はメモリ階層間データ転送を最適化し、チップ外メモリアクセスを最小限に抑止するコンパイルアルゴリズムを提案し、その一部をワークステーション上に実装した。

Research Products

• [Publications] Metehan Ozcan: "Generation and Verification of Timing Constraints for Fine-Grain Pipelined Asynchronous Data-Path Circuits"Proc.of Async 2002. 109-114 (2002)
• [Publications] 齋藤 寛: "非同期回路におけるデータパス遅延情報を用いた制御信号共有化手法"電子情報通信学会技術報告 CPSY2002-67. 97-101 (2002)
• [Publications] Euiseok Kim: "Performance Optimization of Synchronous Control Units for Datapaths with Variable Delay Arithmetic Units"Proc.of ASP-DAC 2003. 816-819 (2003)
• [Publications] Hiroshi Saito: "Logic Optimization for Asynchronous Speed Independent Controllers Using Transduction Method"Proc.of ASP-DAC 2003. 197-202 (2003)
• [Publications] 今井 雅: "SDIモデルに基づく局所同期型非同期式VLSI設計方式"情報処理学会論文誌. (2003)
• [Publications] Metehan Ozcan: "Verification and Violation Correction of Timing Constraints for Gate-Level Asynchronous Circuits"情報処理学会論文誌. (2003)
• [Publications] Euiseok Kim: "Distributed Synchronous Control Units for Dataflow Graphs under Allocation of Telescopic Arithmetic Units"Proc.of DATE 03. 276-281 (2003)
• [Publications] Masaaki Kondo: "Cache Line Impact on 3D PDE Solvers"Proc.of International Symposium on High Performance Computing, Lecture Notes in Computer Science 2327 (Springer-Verlag). No.2327. 301-309 (2002)
• [Publications] Taku Ohneda: "Design And Evaluation Of High Performance Microprocessor With Reconfigurable On-Chip Memory"Proc.of IEEE Asia-Pacific Conference on Circuits and Systems. 211-216 (2002)
• [Publications] Hiroshi Nakamura: "Formal Verification of a Pipelined Processor with New Memory Hierarchy using a Commercial Model Checker"Proc.of IEEE Pacific Rim Dependable Computing Conference. 321-324 (2002)