VLIWアーキテクチャのための高速・高機能命令供給機構に関する研究

2000 Fiscal Year Annual Research Report

• Project/Area Number: 12680325
• Research Institution: Tohoku University
• Principal Investigator: 小林 広明 東北大学, 大学院・情報科学研究科, 助教授 (40205480)
• Co-Investigator(Kenkyū-buntansha): 鈴木 健一 宮城工業高等専門学校, 情報デザイン学科, 講師 (50300520) ; 中村 維男 東北大学, 大学院・情報科学研究科, 教授 (80005454)
• Keywords: VLIWアーキテクチャ / 命令発行機構 / 命令キャッシュ / MULHIキャッシュ

Research Abstract

本研究では、次世代マイクロプロセッサアーキテクチャとして近年注目を集めているVLIW(超長命令語)アーキテクチャのための高度命令発行機構としてMULHIキャッシュを提案し、その基本設計を行うとともに、性能評価により有効性を明らかにした.多数の演算器を有するVLIWプロセッサの潜在的処理能力を最大限に引き出すためには、並列処理実行可能な複数の演算操作からなる非常に長い命令を高速にフェッチするための命令キャッシュが必要不可欠である。本研究で提案するMULHIキャッシュは、2次キャッシュから呼び出されたVLIW命令中の個々の演算操作を、セットアソシアティブキャッシュの各セットの異なるウェイに格納することにより、従来のVLIWキャッシュで見られるようなNOP(無効操作)をキャッシュに格納する必要がなくなり、加えて1ウェイ中のキャッシュラインサイズは、1演算操作長となるので、1ウェイに1VLIWをそのまま格納する従来のキャッシュと比較して、各ウェイのバス幅を著しく小さくできる.
本研究では、MULHIキャッシュを組み込んだVLIWプロセッサのシミュレータを製作し、SPEC95ベンチマークを用いて、プロセッサの性能を測定し、MULHIキャッシュの有効性を評価した.比較対象として、NOPをそのまま格納するNOPキャッシュ、NOPを取り除いた形式で格納するCOMPRESSキャッシュ、演算操作毎にキャッシュを用意するSILOキャッシュを取り上げた.その結果、MULHIキャッシュを導入することにより、NOPキャッシュに対して205%、COMPRESSキャッシュに対して11%、SILOキャッシュに対して62%の性能向上がそれぞれ得られることがわかった.さらに、MULHIキャッシュの制御機構の詳細設計を行い、0.5μmCMOSプロセス技術の仮定の下で制御のためのサイクル時間を評価したところ、MULHIキャッシュの制御機構がプロセッサのパイプラインサイクルのクリティカルパスにならないことを確認した.これらの研究成果をまとめた論文は、現在、電子情報通信学会論文誌に投稿中である.