大規模・高性能VLSIの遅延故障に対するテスト容易化設計に関する研究

2000 Fiscal Year Annual Research Report

• Project/Area Number: 12780226
• Research Institution: Nara Institute of Science and Technology
• Principal Investigator: 大竹 哲史 奈良先端科学技術大学院大学, 情報科学研究科, 助手 (20314528)
• Keywords: パス遅延故障 / 2パターンテスト / テスト容易化設計 / データパス / 平行構造順序回路 / 完全故障検出効率 / 組合せテスト生成複雑度 / 組合せ回路テスト生成

Research Abstract

本年度は,1.レジスタ転送(RT)レベルから設計された,コントローラとデータパスで構成されるVLSIの,データパス部のパス遅延故障に対するテスト容易性,および2.組合せ回路用のセグメント遅延故障テスト生成アルゴリズムを用いて順序回路のパス遅延故障のテスト生成を行うことのできる順序回路の回路構造について考察した.
1.では,RTレベルにおけるパスの概念を導入し,2パターンテスト可能なデータパスのRTレベルにおける回路構造を定義した.本研究において定義した回路構造を有するRTレベルデータパスでは,階層テスト生成法を適用することができる.階層テスト生成では,はじめに,RTレベルデータパスを論理合成して得られたゲートレベル順序回路の組合せ回路部分を抽出し,その組合せ回路のパス遅延故障に対してテスト生成を行う.次に,その組合せ回路部分の入力となるレジスタヘ外部入力から入力に接続されたレジスタヘ,テスト生成して得られた2パターンテストを連続時間で設定するための経路をRTレベルで探索する.これにより,レジスタの値の制御をゲートレベルで考える場合よりも高速にテスト生成を行うことができる.今後の課題としては,与えられたRTレベルデータパスを,2パターンテスト可能なデータパスへ設計変更するテスト容易化設計法について考察することなどが挙げられる.
2.では,平衡構造順序回路が,組合せテスト生成複雑度でパス遅延故障テスト生成可能な順序回路であることを示した.平衡構造順序回路では,部分回路ごとにテスト生成を行わなければならず,テスト生成時間がかかるなどの問題点があることを示し,この問題を解決するために,新しい回路クラスである同位相平衡構造順序回路を定義した.さらに,与えられた順序回路を同位相平衡構造順序回路に設計変更するための部分循環スキャン設計法を提案した.

Research Products

• [Publications] M.Amin,S.Ohtake and H.Fujiwara: "Analyzing Path Delay Fault Testability of RTL Data Paths : A Non-Scan Approach"Technical Report of IEICE. FTS2000-71. 221-226 (2000)
• [Publications] 三輪俊二郎,大竹哲史,藤原秀雄: "組合せテスト生成複雑度でパス遅延故障テスト生成可能な順序回路のクラス"電子情報通信学会技術報告. FTS2000-87. 9-16 (2001)