2013 Fiscal Year Annual Research Report
高移動度チャネルMOSFETのキャリア輸送と素子構造に関する理論的研究
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12F02063
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| Research Institution | The University of Tokyo |
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Principal Investigator |
高木 信一 東京大学, 大学院工学系研究科, 教授
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| Co-Investigator(Kenkyū-buntansha) |
KHAIRUL Alam 東京大学, 大学院工学系研究科, 外国人特別研究員
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| Keywords | デバイスシミュレーション / 極薄ボディMOSFET / バリスティック輸送 / III-V MOSFET / 面方位 / トンネリング / 量子閉じ込め効果 / バレー構造 |
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| Research Abstract |
LSIの高性能化を支えているSi CMOSの高駆動力化を実現する手段として、III-V族化合物半導体やGeなどの新しい材料を用いたトランジスタが必須と考えられている。しかしながら、各材料のナノ物性に立脚した最適なデバイス構造やそのデバイス物理は、まだ十分明らかでない。本研究では、上記半導体のバンド構造を、sp3s*d5軌道をべースとする強束縛モデルとバリスティック輸送モデルをべースとしたシミュレータを新たに構築することにより、極薄膜のSi, GeおよびIII-V族化合物半導体MOSFETのデバイス特性の理論計算を進めている。今年度は、この目的に対して、主に以下の二つの点を明らかにした。
・Lバレー電子を利用した(111)面GaAs, GaSb, Ge極薄膜チャネルnMOSFETの性能予測・・・(111)面チャネルにおいて3 nm以下の膜厚にすることによりLバレー電子による電流を支配的にできることを見出すと共に、GaAsがもっとも高いオン電流と低いオフ電流を実現できることを明らかにした。
・(111)面GaAs極薄膜チャネルnMOSFETのひずみ印加による性能向上・・・5 nmの膜厚の(111)面GaAs極薄膜チャネルにおいて、圧縮ひずみを印加してバレー間の縮退を解くことにより注入速度の劣化を最小限に抑えながら、状態密度を向上させることでキャリア濃度を増加させ、結果としてMOSFETの電流駆動力が向上することを明らかにした。
以上の成果は、国際会議international workshop on computational electronics (IWCE)にて口頭発表し、更に、電子デバイス分野で最も権威のある論文誌であるIEEE Transaction on Electron Devicesのすでに2件の論文が掲載されており、高い評価を受けている。
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
シミュレータの立ち上げ後、直ちに種々の材料やデバイス構造に関する計算と解析に着手、すでに有名ジャーナル誌に2本の論文を掲載させており、極めて順調に研究が推移している。更に、新しいデバイスであるトンネルFETに関する計算も進め、すでに学会発表が可能なレベルに達しており、更に成果が期待できる。
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| Strategy for Future Research Activity |
今後は、現在までに行ったIII-V族半導体およびGeを用いた極薄チャネルMOSFETに関して、最適な面方位、ひずみ量、チャネル膜厚などを探索すると共に、近年、急峻なオンオフ特性が期待できるため、極低消費電力デバイスとして期待されているトンネルFETに関する解析も進める予定である。特に、極薄チャネルの表裏をトンネルさせる新しい構造であるbi-layerトンネルFETについて、最適材料・面方位・膜厚などを探索していく。すでに、トンネル電流のシミュレーションの部分は出来上がっており、今後、解析に注力できる状況にある。
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