2001 Fiscal Year Annual Research Report
超高速処理に最適なアルゴリズミック・マルチストリーム・プロセッサの研究
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13023209
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| Research Category |
Grant-in-Aid for Scientific Research on Priority Areas (A)
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| Research Institution | The University of Aizu |
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Principal Investigator |
嶋 正利 会津大学, コンピュータ理工学部, 教授 (50325966)
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| Keywords | マイクロプロセッサ / アーキテクチャ / CISC / RISC |
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| Research Abstract |
マルチプロセッサ型でスケーラブルなアルゴリズミック・マルチストリーム・プロセッサの研究を行った。
(1)真理値表セルライブラリを使った論理構築方式を開発。
プロセッサ内の各モジュールはデータパス部と制御部で構成される。データパス部はレジスタやマルチプレクサなどの論理コンポーントにより構築され、VerilogHDL言語やC++言語などどのようなプログラミング言語を使っても同様な記述が可能である。一方、制御部の論理の記述にVerilogHDL言語を使用すると、可読性や柔軟性が低くなり、他の言語への移行が困難になる。本研究では、論理の作成に真理値表を使用し、真理値表の出力としてレジスタ出力やステート出力やセット・リセットが可能なフリップフロップが使える真理値表セルライブラリを開発した。この真理値表セルライブラリにはVerilogHDL固有な命令を使用しないため、Java言語などの他の言語への移行が容易となった。
(2)マルチプロセッサに対応可能なパイプライン・プロセッサRTLモデルを開発。
(3)Java言語を使ったサイクルアキュレイト・プロセッサ・モデルを開発。
クロック・ベースでRTLモデルと互換性のあるサイクルアキュレイト・モデルは応用プログラムの開発に必須なモデルである。RTLモデルと異なり、GUIを使ってシミュレーション結果をレジスタ表示でも波形表示でも行うことが出来る。GUI作成、プログラミングの容易性、抽象性、作成したクラスの再利用、アーキテクチャ設計への使用、ソフトウェア技術者のプロセッサ開発への参加、HDL言語への自動変換を考慮に入れて、先に開発したパイプライン・プロセッサのサイクルアキュレイト・モデルをJava言語で構築した。性能は、C++言語を使ったモデルと比較すると約1/4ほどになるが、VerilogHDL言語を使ったモデルの約120倍であった。
(4)ドキュメントをプロセッシングする命令セットを考案。
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