2001 Fiscal Year Annual Research Report
グローバル・デバイス・インテグレーション技術の創製
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13025219
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| Research Category |
Grant-in-Aid for Scientific Research on Priority Areas (A)
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
岩井 洋 東京工業大学, 大学院・総合理工学研究科, 教授 (40313358)
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| Co-Investigator(Kenkyū-buntansha) |
大見 俊一郎 東京工業大学, 大学院・総合理工学研究科, 助教授 (30282859)
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| Keywords | MBE / 高誘電率 / ゲート絶縁膜 / SiO_2換算膜厚 / リーク電流 / Chemical Oxide / 低温長時間アニール / 吸湿性 |
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| Research Abstract |
本研究では、MBEを用いて様々な高誘電率(High-k)材料に関する検討を行い、ゲート絶縁膜への応用を目指している。昨年度La_2O_3薄膜が、SiO_2換算膜厚1nm程度で非常に低いリーク電流値を示すことを明らかにした。そこで本年度は、更なる希土類酸化物材料の探索と、電気特性向上のための薄膜形成条件の検討を行った。同時に希土類酸化物特有の問題とされている吸湿性に関しての検討を行った。材料としてはPr_2O_3、Sm_2O_3、Eu_2O_3、Gd_2O_3、Dy_2O_3、Yb_2O_3、Lu_2O_3に関して検討した。
まず薄膜形成条件の検討としてSi基板表面処理の比較(HF-last、Chemical Oxide)、アニール時間依存性、in-situアニールの効果について検討を行った。Si基板上に0.5nm程度のChemical Oxideを形成した後に薄膜を堆積した場合、HF-lastに比べアニールによる界面層の形成がより抑制され、蓄積容量値の減少が改善でき、同時にリーク電流も低減できることが確認された。またO_2もしくはN_2雰囲気中で、低温(400℃)長時間アニール(20分〜90分)を行うことにより、若干蓄積容量値が減少するものの、リーク電流を劇的に低減できることを明らかにした。さらに薄膜堆積後、in-situで真空アニールを行うことにより、界面層の成長を抑制しつつ、ヒステリシスの無い良好なC-V特性が得られることが分かった。
次に薄膜の吸湿性を評価するために、希土類酸化物薄膜を形成後、加湿容器内(アクリル製-PMMA、ガラス製-PYLEX)に一定時間放置し、電気的特性と表面ラフネスの変化を評価した。その結果、ガラス製容器に比べ、アクリル製容器中で加湿試験を行った場合、大幅な電気的特性の劣化および表面ラフネスの増大が確認された。これは、吸湿による影響だけでなくアクリル容器から放出される有機ガスと希土類酸化物との反応によるものであると考えられる。以上の結果はHigh-k膜形成後のベアウェハによるものであるが、加湿試験前に薄膜上にAl電極を形成することにより、劣化が抑制できることを明らかにした。
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[Publications] H.Iwai, S.Ohmi: "Gate dielectrics for deep Sub-0.1μm CMOS"FTM 2001 Poster Presentations, Scientific Program, 2001 Advanced Research Workshop, Future Treads in Microelectronics. 45 (2001)
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[Publications] H.Iwai: "Direction of Silicon Technology from Past to Future"Keynote address, 8^<th> International Symposium on the Physical & Failure Analysis of Integrated circuits, IPFA 2001, Proceedings. 1-35 (2001)
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[Publications] H.S.Momose, T.Ohguro, E.Morifuji, H.Sugaya, S.Nakamura, H.Iwai: "Ultrathin Gate Oxide CMOS with Noudoped Selective Epitaxial Si Channel Layer"IEEE Transactions on Electron Devices. Vol.48 No.6. 1136-1144 (2001)
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[Publications] H.S.Momose, E.Morifuji, T.Yoshitomi, T.Ohguro, M.Saito, H.Iwai: "Cutoff Frequency and propagation Delay Time of 1.5-nm Gate Oxide CMOS"IEEE Transactions on Electron Devices. Vol.48 No.6. 1165-1174 (2001)
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[Publications] H.S.Momose, T.Ohgro, S.Nakamura, Y.Toyoshima, H.Ishiuchi, H.Iwai: "Study of water orientation dependence on performance and reliability of CMOS with direct-tunneling gate oxide"2001 Symposium on VLSI Technology, Kyoto, Digest of Technical Papers. 78-78 (2001)
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[Publications] H.Iwai, S.Ohmi: "Problems and expected solutions for the gate oxide thinning in miniaturized CMOS VLSI devices"International Workshop on Device Technology, Alternatives to SiO_2 as Gate Dielectric for Future. 16 (2001)
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[Publications] H.Iwai, S.Ohmi: "Trends and Projections for the Future of Scaling and Future Integration Trends"The Computer Engineering Handbook. 29 (2002)
