ハードウェア構成を動的に最適化する「ハードウェア・モーフィング」技術の開発

2001 Fiscal Year Annual Research Report

• Project/Area Number: 13308015
• Research Institution: Kyushu University
• Principal Investigator: 村上 和彰 九州大学, 大学院・システム情報科学研究院, 教授 (10200263)
• Co-Investigator(Kenkyū-buntansha): 岩井原 瑞穂 京都大学, 大学院・情報学研究科, 助教授 (40253538) ; 松永 裕介 九州大学, 大学院・システム情報科学研究院, 助教授 (00336059) ; 安浦 寛人 九州大学, 大学院・システム情報科学研究院, 教授 (80135540) ; 富山 宏之 (財)九州システム情報技術研究所, 第1研究室, 研究員 ; 澤田 直 九州大学, 大学院・システム情報科学研究院, 助手 (70235464)
• Keywords: システムLSI / 動的最適化 / 計算機アーキテクチャ / プロファイリング / 低消費電力化 / 最適化コンパイラ / 適応制御 / 回路設計

Research Abstract

本研究では,(1)大規模化の一途を辿る「システムLSI(SOC : System-On-a-Chip)」の設計最適化手法,ならびに,(2)問題が顕在化しつつある「設計危機(システム規模の増加率と設計生産性の向上率との乖離)」への対処法の1つとして,システムLSIのハードウェアおよびその上で実行されるプログラム自身を当該プログラム実行時に動的に再構成・最適化する『システム・モーフィング(SysteMorph : System Morphing)』技術」を開発している。3年計画の初年度に当たる本年度は,主に以下の研究を遂行した。
1.オンライン・プロファイリング技術の開発:プログラムの動的振舞いを観測して,各種のホットスポット(たとえば,頻繁にアクセスされるプログラムコード部分やデータ部分,頻繁に実行される命令列パターン,頻繁に実行されるプログラムの実行パス,等)を当該プログラム実行中に検出かつ予測するオンライン・プロファイリング技術を開発した。
2.動的ソフトウェア・パイプライニング技術の開発:上記で検出したホットパス(頻繁に実行されるプログラムの実行パス)中のループに対して,(本来はコンパイラ最適化技術の1つである)ソフトウェア・パイプライニングを動的に施す技術を開発した。本技術により,ループ中に条件分岐を含む場合のコンパイラによるソフトウェア・パイプライニング技術の1つであるハイアラキカル・リダクション処理に比べて,高い実効性能を達成することを確認した。
3.タイミング・エラーに対して頑強な命令パイプライン処理技術の開発:半導体の微細加工技術の進歩により,回路遅延の支配要因がゲート遅延から配線遅延に移りつつある。このような配線遅延が支配的な状況におけるプロセッサの命令パイプライン構成法を考案した。この構成法ではタイミング・エラーが発生することを許容し,その発生を前提としてタイミング・エラーからの回復機構を備える。評価の結果,タイミング・エラーがある値以下の場合,従来の命令パイプライン構成法に比べて高い実効性能を得ることに成功した。

Research Products

• [Publications] H.Akaboshi et al.: "Case Study : Mapping Telecommunication Functions to Fine Grain Multiprocessor System (FPSA)"Proc. of International Symposium on Low-Power and High-Speed Chips (COOL Chips IV). 345 (2001)
• [Publications] T.Okuma et al.: "Software Energy Reduction Techniques for Variable Voltage Processor"IEEE Design & Test of Computers. 18・2. 32-41 (2001)
• [Publications] Y.Cao et al.: "A System-level Energy Minimization Approach Using Data path Width Optimization"Proc. of International Symposium on Low Power Electronics and Design (ISLPED'01). 231-236 (2001)
• [Publications] K.Inoue et al.: "Dynamic Tag-Check Omission : A Low-Power Instruction Cache Architecture Exploiting Execution Footprints"Proc. of Workshop on Power Aware Computer Systems (PACS'02). 15-22 (2001)
• [Publications] K.Inoue et al.: "Omitting Cache Look-Up for High-Performance, Low-Power Microprocessors"IEICE Transactions on Electronics. E85-C・2. 279-287 (2002)
• [Publications] K.Inoue et al.: "Trends in High-Performance, Low-Power Cache Memory Architectures"IEICE Transactions on Electronics. E85-C・2. 304-314 (2002)