SOI構造を用いた書き込み時の干渉効果が無い新しいトランジスタ型強誘電体メモリ

2001 Fiscal Year Annual Research Report

• Project/Area Number: 13750301
• Research Category: Grant-in-Aid for Encouragement of Young Scientists (A)
• Research Institution: Tokyo Institute of Technology
• Principal Investigator: 會澤 康治 東京工業大学, 精密工学研究所, 助手 (40222450)
• Keywords: SOI / トランジスタ型メモリ / 強誘電体メモリ / ディスターブ

Research Abstract

本年度は、まず始めにSOI基板上へのデバイス作製における基本プロセスの確立と単一トランジスタ(1T)型メモリの干渉効果(ディスターブ特性)について検討した。
1T型メモリ素子として、厚さ100nmのSOI基板上にPt/SBT/Pt/Ti/SiO_2/Si(金属-強誘電体-金属-シリコン酸化膜-シリコン:MFMOS)構造を用いた電界効果トランジスタ(SOI MFMOSFET)の作製を行った結果、作製したトランジスタの界面トラップ準位密度D_itは約4.8x10^<12>cm^<-2>と大きく、SiO_2/Si構造上にPt/Ti電極を直接形成するプロセスは界面を劣化させることが分かった。また書き込み/読み出し電圧パルスと逆極性の電圧パルス(ディスターブパルス)が強誘電体ゲートトランジスタに連続して印加された場合のディスターブ特性を明らかにするために、ディスターブパルスの印加回数に対する強誘電体ゲートトランジスタのドレイン電流の変化を測定した。その結果、干渉効果を抑制するためには、ディスターブパルスの振幅値が強誘電体ゲートトランジスタの静特性におけるメモリウインドウ幅の半分以下になるように印加電圧値を制御することが必要であることが分かった。
次にSOI基板上に作製した電界効果トランジスタのデバイス特性と提案したメモリ構造の電気的特性を新たに購入した計算機、デバイス・プロセスシミュレーターおよび回路シミュレーターを用いて計算機シミュレーションにより検討した。その結果、組み合わせるトランジスタの素子構造および不純物濃度などの構造パラメーターを最適化することによってラッチアップ等を抑えられることが分かった。今後は、さらにシミュレーションによる構造の最適化を進め、SOI基板上へのメモリ素子作製と評価を行う予定である。

Research Products

• [Publications] K. Aizawa, et al.: "Memory effect in ferroelectric-gate field effect transistors using 0.1μm-thick silicon-on-insulator substrates"Ferroelectrics. (in press). (2002)
• [Publications] K.Aizawa et al.: "Ternary and Multinary Compounds in the 21st Century"The Institute of Pure and Applied Physics. 359 (2002)