準同期式プロセッサの試作

2001 Fiscal Year Annual Research Report

• Project/Area Number: 13750302
• Research Category: Grant-in-Aid for Encouragement of Young Scientists (A)
• Research Institution: Tokyo Institute of Technology
• Principal Investigator: 高橋 篤司 東京工業大学, 大学院・理工学研究科, 助教授 (30236260)
• Keywords: 準同期式回路 / クロック / 遅延 / クロックスケジュール / 配置・配線 / レイアウト / プロセッサ / VLSI

Research Abstract

VDECのチップ試作支援プログラムにより作成したチップの動作検証を行なった.チップ中には完全同期式方式に基づき設計したMIPS命令互換のプロセッサコアと,そのプロセッサコアのレイアウト中のクロック木を4箇所修正することで準同期化したコアが搭載され,セレクタにより動作コアが選択される.VLSIテスターによる動作検証では,シミュレーション結果と同様に準同期式コアが完全同期式コアよりも15%以上高速に動作することを,クリティカルパスを活性化する命令列を与えることで確認した.評価ボードでは,C言語で記述したプログラムの正常動作を確認した.前回の試作では,準同期方式の動作確認を主な目的としたため,準同期方式に基づく回路の最適化は限定的であった.また,現状の回路合成は,準同期方式を考慮していないため,準同期方式を考慮した合成方法を開発しなければならない.その第一段階として,従来方式で遅延最適化の度合いを変化させた回路をいくつか合成し,それぞれの回路を準同期化した場合の高速化の度合を調べ,従来方式で遅延最適化の度合によらず,準同期化により10%程度の高速化は可能であることを示し、従来の合成法が必ずしも回路を十分には最適化していないことを確認した.さらに,レイアウト結果から遅延情報の抽出し,準同期式の観点から回路のクリティカルな部分を解析し,その部分を再合成することで,より高速な,もしくは、より小面積の回路が得られることを確認した.また、ゲート遅延,配線遅延が製造誤差、温度変動等により,独立に変動するという条件下で,回路が正常動作するための条件を明らかにし,その条件下でクロックスケジュールを決定する方法を開発した.現在、より準同期方式の利点を活かした回路を合成するために,回路合成の最適化方法の詳細な検討とともに,以前に開発したレイアウトを考慮したスケジュール法と遅延変動を考慮したスケジュール法を組み合わせた手法を検討中である.

Research Products

• [Publications] 内海哲章, 石島誠一郎, 高橋篤司: "様々な準同期式回路合成法の比較"電子情報通信学会技術報告書. 101・46. 23-26 (2001)
• [Publications] S.Ishijima, T.Utsumi, T.Ota, A.Takahashi: "Semi-Synchronous Circuit Design Method by Clock Tree Modification"Proc the Workshop on Synthesis and System Integration of Mixed Technologies. 382-386 (2001)
• [Publications] 高橋 篤司: "クロック周期回路、非クロック同期回路の高性能化に向けて"情報処理学会研究報告. 2001・113. 19-22 (2001)
• [Publications] 松村秀敏, 高橋篤司: "耐遅延変動クロックスケジュールの提案"電子情報通信学会技術報告. 101・468. 57-62 (2001)