2007 Fiscal Year Annual Research Report
三次元積層型プロセッサチップを用いた超高性能並列処理システム
| Project/Area Number |
15106006
|
|---|
| Research Institution | Tohoku University |
|---|
Principal Investigator |
小柳 光正 Tohoku University, 大学院・工学研究科, 教授 (60205531)
|
|---|
| Co-Investigator(Kenkyū-buntansha) |
羽根 一博 東北大学, 大学院・工学研究科, 教授 (50164893)
寒川 誠二 東北大学, 流体科学研究所, 教授 (30323108)
田中 徹 東北大学, 大学院・工学研究科, 准教授 (40417382)
福島 誉史 東北大学, 大学院・工学研究科, 助教 (10374969)
|
|---|
| Keywords | 三次元積層型プロセッサ / マルチポート共有メモリ / 三次元積層化技術 / ウェーハ貼り合わせ / 光インターコネクション / 光導波路 / 並列処理システム / 高速データ転送 |
|---|
| Research Abstract |
本研究の核となるのは、三次元積層構造をもつ共有メモリとそれを搭載した三次元積層型プロセッサおよびそれらを光インターコネクションで接続した共有メモリシステムである。このシステムにおいては、三次元積層型共有メモリはノード共有メモリとして働き、複数の共有メモリユニットを光インターコネクションで接続した共有メモリシステムは、ネットワーク共有メモリとして働く。このようなノード共有メモリとネットワーク共有メモリの基本動作を確認するために、テストチップおよびテストモジュールの試作を行なう。平成19年度は、前年度に引き続いて、より大規模で高性能のプロセッサチップとメモリチップを積層するために、チップ-ウェーハ張り合わせ方式の三次元集積化技術(スーパーチップインテグレーション技術)の確立を行った。この技術を用いることにより、外部(半導体ファンドリー・メーカー)で試作したチップを多層に積層することができるようになるので、自作のチップよりは大規模で高性能のチップを積層した三次元積層型プロセッサ・テストチップの作製が可能となる。実際に、外部で試作したチップに、低温でタングステン貫通ビア(TSV:Through Si Via)を形成して積層することが可能となった。また、三次元積層型プロセッサ・テストチップの設計に関しては、これまでのプロセッサの構成を改良して、並列プロセッサのアーキテクチャーがアプリケーションに応じて、SIMD型からMIMD型に動的に変化する構成を採用し、設計結果をFPGA(Field Programmable Array)に実装してシステム性能の評価を行った。その結果、固定アーキテクチャーを採用した場合に比べて性能が20〜30%改善されることがわかった。光インターコネクション技術に関しては、光導波路を搭載したインターポーザー基板に発光・受光素子を埋め込んだテストモジュールを試作した。
|
