2005 Fiscal Year Annual Research Report
| Project/Area Number |
15300013
|
|---|
| Research Institution | University of Tsukuba |
|---|
Principal Investigator |
山口 喜教 筑波大学, 大学院・システム情報工学研究科, 教授 (00312827)
|
|---|
| Co-Investigator(Kenkyū-buntansha) |
前田 敦司 筑波大学, 大学院・システム情報工学研究科, 助教授 (50293139)
戸田 賢二 産業技術総合研究所, 情報処理研究部, 主任研究員 (70357565)
佐谷野 健二 産業技術総合研究所, 情報処理研究部, 研究員
|
|---|
| Keywords | 侵入検知システム / IDS / FPGA / NFA |
|---|
| Research Abstract |
本研究では、IPパケット処理に的を絞り、高速性を有する処理をFPGAなどの書き換え可能なデバイスによって高速化することを目指し、特にIDS(侵入検知システム)をターゲットとして、そのFPGA化に関する方式の検討および効率的な実行方式に関して研究開発を行っている。侵入検知システムのハードウェア化による高速処理においては、侵入検知用のパターンから有限状態機械を生成し、これをハードウェア記述言語に自動的に変換するという方式をとり、これをFPGAで実現する際における効率的な実行処理の方式やハードウェア量の削減に関する研究を行った。
本年度は特に、非決定性オートマトン(NFA)によるパターンマッチング回路の高速化に焦点をあてて研究を進めたが、並列処理による高速化の代償として、ハードウェア量の増大という課題が生じ、これを解決するためのいくつかの基礎技術を開発した。その結果、1クロックあたり4バイト同時に処理するNFAパターンマッチング回路を考案し、従来の1クロックサイクルあたり1バイトのみ処理するNFAパターンマッチング回路に対して回路規模の増大を2倍程度に抑えつつ、処理性能を3倍以上向上させることが可能であることを示すことができた。また、より実用に向けた侵入検知システムの開発を行うため、パケットのヘッダー部の処理とペイロード部のパターン照合とを統合的に処理する全体的なシステムの開発を進めた。さらに、FPGA回路のハードウェア量の削減を行うために、データ圧縮技術を取り入れた回路の削減手法などに関して研究を行った。
|
