2004 Fiscal Year Annual Research Report
システムオンチップのテストアーキテクチャとテスト容易化設計に関する基礎研究
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15300018
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| Research Institution | Nara Institute of Science and Technology |
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Principal Investigator |
藤原 秀雄 奈良先端科学技術大学院大学, 情報科学研究科, 教授 (70029346)
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| Co-Investigator(Kenkyū-buntansha) |
井上 美智子 奈良先端科学技術大学院大学, 情報科学研究科, 助教授 (30273840)
大竹 哲史 奈良先端科学技術大学院大学, 情報科学研究科, 助手 (20314528)
米田 友和 奈良先端科学技術大学院大学, 情報科学研究科, 助手 (20359871)
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| Keywords | システムオンチップ / テスト容易化設計 / 連続可検査 / 連続透明 / テストアーキテクチャ / テストアクセス機構 / 相互最適化 / コアベース設計 |
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| Research Abstract |
平成16年度の研究成果を以下に示す。
(1)SoCの相互最適なテスト容易化設計法
今年度は昨年度と同じSoCモデルに対してそこで提案した整数値計画法よりいっそう高速で効率のよいアルゴリズムを考案した.消費電力も考慮して組込み自己テスト方式も採用した、SoCの相互最適なテスト容易化設計法を開発した。さらにこれまで主としてコアのテストを対象としていたのに対して、今年度はコア間(インターコネクト)のテストをも対象とした。インターコネクトの故障モデルとしてはクロストークによる遅延故障が重要であるのでその故障を対象とした。SoCすべてのインターコネクトを2パターン可検査にするためにテスト実行時間とテスト回路面積を削減することを目的としたテスト容易化設計法を提案し、実験により従来法より優れていることを確かめた。
(2)SoCのコアの一つであるプロセッサコアに対する自己テストプログラム生成法
プロセッサに対する命令列実行による自己テストプログラム自動生成法を提案した.命令列実行による自己テストは実動作速度テストを可能にし,また,命令列実行というプロセッサ固有の機能をテストに利用することで遅延オーバヘッドのないテスト容易化設計法を実現できる.
縮退故障に対しては、自己テスト生成のためのテストプログラムテンプレート生成法、入力時相空間制約を用いた順序モジュールのテストプログラム生成法、パイプラインプロセッサ自己テストのための命令テンプレート生成法を各々提案した。
遅延故障に対しては、パイプラインプロセッサのレジスタ間データ転送と命令との関係をモデル化したパイプライン命令実行グラフ(PIEグラフ)を提案し、PIEグラフを用いてパイプラインプロセッサのパス遅延故障を対象とした自己テスト生成法を提案した.16ビットの5段パイプラインVPROプロセッサと32ビットのパイプラインDLXプロセッサで100%の故障検出効率を達成するのに成功している。
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