2005 Fiscal Year Annual Research Report
システムオンチップのテストアーキテクチャとテスト容易化設計に関する基礎研究
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15300018
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| Research Institution | Nara Institute of Science and Technology |
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Principal Investigator |
藤原 秀雄 奈良先端科学技術大学院大学, 情報科学研究科, 教授 (70029346)
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| Co-Investigator(Kenkyū-buntansha) |
井上 美智子 奈良先端科学技術大学院大学, 情報科学研究科, 助教授 (30273840)
大竹 哲史 奈良先端科学技術大学院大学, 情報科学研究科, 助手 (20314528)
米田 友和 奈良先端科学技術大学院大学, 情報科学研究科, 助手 (20359871)
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| Keywords | システムオンチップ / テスト容易化設計 / 連続可検査 / 連続透明 / テストアーキテクチャ / テストアクセス機構 / 相互最適化 / コアベース設計 |
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| Research Abstract |
平成17年度の主な研究成果を以下に示す。
(1)消費電力を考慮したマルチクロックドメインを有するシステムオンチップのテストに関する研究
今年度は、消費電力を考慮したマルチクロックドメインを有するシステムオンチップのテストに関する研究を行った.通信やディジタル信号処理に用いられるSoCでは、コア毎に異なったクロック周波数で動作するマルチクロックドメインSoCであるため、コア毎のテスト時の周波数の違いや、テスターと各コアの周波数の違いも考慮する必要がある。このようなマルチクロックドメインSoCを対象とし、テスト実行時間の最小化を目的としたテストアーキテクチャの設計手法およびテストスケジューリング手法を提案した。テストアーキテクチャとしては、各コアにラッパーを付加する方式を考え、マルチクロックドメインコアに対するラッパー設計法を提案した。提案したラッパーは,スキャンシフト時とキャプチャ時でその構成を切り替え可能な再構成ラッパーである。また、シフト時のラッパー設計においてシフト時専用のクロックドメインを追加することで、消費電力制約下において、従来手法よりシフト時間の削減が可能である。ベンチマーク回路での評価実験では、従来法に比較して電力制約下でテスト実行時間の削減に成功している。
(2)プロセッサコアに対する自己テスト法とテスト容易化設計法に関する研究
プロセッサコアに対する自己テスト法とテスト容易化設計法の研究を行った。昨年度に行ったテンプレートを利用したテストプログラム生成法の研究成果をもとに、自己テスト法を提案した。この方法では必ずしも100%の故障検出効率が達成できない場合があり、テスト容易化設計が必要となる。そこで、テンプレートを利用したテストプログラム生成法に基づくテスト容易化設計法を提案した。ベンチマークによる実験で、遅延オーバヘッドをほとんどゼロとし、面積オーバーヘッドもスキャン設計に比べ大幅に削減した方法となっている。
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